intel HDMI PHY FPGA IP Ontwerp Example Gebruikersgids

HDMI PHY Ontwerp Example Vinnige Begingids vir Intel® Arria® 10-toestelle

Die HDMI PHY Intel® FPGA IP-ontwerp, bvample vir Intel Arria® 10-toestelle beskik oor 'n HDMI 2.0 RX-TX-heruitsendingontwerp wat samestelling en hardewaretoetsing ondersteun.
Wanneer jy 'n ontwerp genereer, bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets.

Figuur 1. Ontwikkelingsstappe

Verwante inligting
HDMI PHY Intel FPGA IP Gebruikersgids

Genereer die ontwerp

Gebruik die HDMI PHY Intel FPGA IP-parameterredigeerder in die Intel Quartus® Prime-sagteware om die ontwerp bvamples.

Figuur 2. Generering van die Ontwerpvloei

1. Skep 'n projek wat die Intel Arria 10-toestelfamilie teiken en kies die gewenste toestel.
2. In die IP-katalogus, soek en dubbelklik Interface Protocols ➤ Oudio en Video ➤ HDMI TX PHY Intel FPGA IP (of HDMI RX PHY Intel FPGA IP). Die venster Nuwe IP-variant of Nuwe IP-variasie verskyn.
3. Spesifiseer 'n topvlaknaam vir jou pasgemaakte IP-variasie. Die parameterredigeerder stoor die IP-variasie-instellings in 'n file genaamd .ip of .qsys.
4. Klik OK. Die parameterredigeerder verskyn.
   Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel
   Korporasie of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
   Ander name en handelsmerke kan as die eiendom van ander geëis word.
5. Op die Ontwerp Exampop die oortjie, kies Arria 10 HDMI RX-TX Retransmit.
6. Kies Simulasie om die toetsbank te genereer, en kies Sintese om die hardeware-ontwerp te genereer, bvample.
   Jy moet ten minste een van hierdie opsies kies om die ontwerp te genereer, bvample files.
   As jy albei kies, is die generasietyd langer.
7. Vir Genereer File Formateer, kies Verilog of VHDL.
8. Vir Target Development Kit, kies Intel Arria 10 GX FPGA Development
   Kit. As jy 'n ontwikkelingstel kies, verander die teikentoestel om by die toestel op teikenbord te pas. Vir Intel Arria 10 GX FPGA Development Kit is die verstektoestel 10AX115S2F4I1SG.
9. Klik Genereer Exampdie Ontwerp.

Samestelling en toets van die ontwerp

Om 'n demonstrasietoets op die hardeware bvampvir die ontwerp, volg hierdie stappe:

1. Verseker hardeware bvampDie ontwerpgenerering is voltooi.
2. Begin die Intel Quartus Prime-sagteware en maak die .qpf file: /quartus/a10_hdmi2_demo.qpf
3. Klik Verwerking ➤ Begin samestelling.
4. Na suksesvolle samestelling het 'n .sof file word gegenereer in die kwartus/ uitset_filese gids.
5. Koppel Bitec HDMI 2.0 FMC Daughter Card Rev 11 aan die boord-FMC-poort B (J2).
6. Koppel TX (P1) van die Bitec FMC-dogterkaart aan 'n eksterne videobron.
7. Koppel RX (P2) van die Bitec FMC-dogterkaart aan 'n eksterne video-opwasbak of video-ontleder.
8. Maak seker dat alle skakelaars op die ontwikkelingsbord in verstekposisie is.
9. Konfigureer die geselekteerde Intel Arria 10-toestel op die ontwikkelingsbord deur die gegenereerde .sof file (Gereedskap ➤ Programmeerder).
10. Die ontleder moet die video vertoon wat vanaf die bron gegenereer is. Samestelling en toets van die ontwerp

Verwante inligting
Intel Arria 10 FPGA Development Kit Gebruikersgids

HDMI PHY Intel FPGA IP-ontwerp Example Parameters

Tabel 1. HDMI PHY Intel FPGA IP Ontwerp Example Parameters vir Intel Arria 10
Toestelle

Hierdie opsies is slegs vir Intel Arria 10-toestelle beskikbaar.

Parameter	Waarde	Beskrywing
Beskikbare ontwerp Bvample
Kies Ontwerp	Arria 10 HDMI RX-TX Herversend	Kies die ontwerp bvample wat gegenereer moet word.

Ontwerp Bvample Files
Simulasie	Aan, af	Skakel hierdie opsie aan om die nodige te genereer files vir die simulasie toetsbank.
Sintese	Aan, af	Skakel hierdie opsie aan om die nodige te genereer files vir Intel Quartus Prime samestelling en hardeware demonstrasie.

Gegenereerde HDL-formaat
Genereer File Formaat	Verilog, VHDL	Kies jou voorkeur HDL-formaat vir die gegenereerde ontwerp, bvample filestel. Let wel: Hierdie opsie bepaal slegs die formaat vir die gegenereerde topvlak-IP files. Alle ander files (bv. bvample toetsbanke en topvlak files vir hardeware demonstrasie) is in Verilog HDL-formaat.

Target Development Kit
Kies Raad	Geen ontwikkelingskit,	Kies die bord vir die geteikende ontwerp, bvample.
	Arria 10 GX FPGA-ontwikkelingskit, Pasgemaakte Ontwikkelingskit	Geen ontwikkelingskit: Hierdie opsie sluit alle hardeware-aspekte vir die ontwerp uit, bvample. Die IP-kern stel alle pentoewysings na virtuele penne. Arria 10 GX FPGA-ontwikkelingskit: Hierdie opsie kies outomaties die projek se teikentoestel om by die toestel op hierdie ontwikkelingstel te pas. U kan die teikentoestel verander deur die Verander teikentoestel parameter as jou bordhersiening 'n ander toestelvariant het. Die IP-kern stel alle penopdragte volgens die ontwikkelingskit.
		Custom Development Kit: Hierdie opsie laat die ontwerp toe, bvample om op 'n derdeparty-ontwikkelingskit met 'n Intel FPGA getoets te word. Jy sal dalk die pen-opdragte op jou eie moet stel.

Teiken Toestel
Verander teikentoestel	Aan, af	Skakel hierdie opsie aan en kies die voorkeurtoestelvariant vir die ontwikkelingstel.

HDMI 2.0 PHY Ontwerp Example

Die HDMI PHY Intel FPGA IP-ontwerp bvample demonstreer een HDMI-instansie parallelle teruglus wat bestaan ​​uit drie RX-kanale en vier TX-kanale, wat teen datasnelhede tot 6 Gbps werk.

Die gegenereerde HDMI PHY Intel FPGA IP-ontwerp, bvample is dieselfde as die ontwerp bvample gegenereer in die HDMI Intel FPGA IP-kern. Hierdie ontwerp example gebruik die nuwe TX PHY-, RX PHY- en PHY-arbiter in plaas van pasgemaakte RTL in die HDMI Intel FPGA IP-kernontwerp bv.ample.

Figuur 3. HDMI 2.0 PHY Ontwerp Example

Module	Beskrywing
RX PHY	Die RX PHY herwin seriële HDMI-data en stuur dit na die HDMI RX-kern in parallelle formaat op die herstelde klokdomeine (rx_clk[2:0]). Die data word in video gedekodeer

Module	Beskrywing
	data wat via AXI4-stroom video uitgevoer moet word. Die RX PHY stuur ook vid_clk- en ls_clk-seine na die HDMI RX-kern via die PHY-koppelvlak.
HDMI TX kern	Die HDMI TX-kern ontvang AXI4-stroom videodata en kodeer dit in HDMI-formaat parallelle data. Die HDMI TX-kern stuur hierdie data na die TX PHY.
HDMI RX-kern	Die IP ontvang die reeksdata vanaf die RX PHY en voer data-belyning, kanaal-skeeftrekking, TMDS-dekodering, hulpdata-dekodering, videodata-dekodering, oudiodata-dekodering en dekodering uit.
TX PHY	Ontvang en serialiseer die parallelle data vanaf die HDMI TX-kern en voer HDMI TMDS-strome uit. Die TX PHY produseer tx_clk vir die HDMI TX-kern. Die TX PHY genereer ook vid_clk en ls_clk en stuur hierdie seine na die HDMI TX-kern via die PHY-koppelvlak.
IOPLL	Genereer 300 MHz AXI-reeksstroomklok vir die AXI4-stroomkoppelvlak.
I2C Meester	Om die verskillende PCB-komponente te konfigureer.

Hardeware en sagteware vereistes

Intel gebruik die volgende hardeware en sagteware om die ontwerp te toets, bvample.

Hardeware

• Intel Arria 10 GX FPGA-ontwikkelingskit
• HDMI-bron (grafiese verwerkereenheid (GPU)
• HDMI-wasbak (monitor)
• Bitec HDMI FMC 2.0 dogterkaart (Hersiening 11)
• HDMI kabels

Sagteware

• Intel Quartus Prime Pro Edition (vir hardeware toetsing)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (slegs Verilog HDL)/VCS MX, of Xcelium* Parallelle simulator

Gidsstruktuur

Die gidse bevat die gegenereerde file vir die HDMI Intel FPGA IP-ontwerp, bvample.

Figuur 4. Gidsstruktuur vir die Ontwerp Bvample

Herkonfigurasievolgordevloei

Figuur 5. Multi-koers Herkonfigurasie Sequence Flow 

Die figuur illustreer die multi-koers herkonfigurasie volgorde vloei van die kontroleerder wanneer dit insette data stroom en verwysing klok frekwensie ontvang, of wanneer die transceiver ontsluit is.

Interface Seine

Die tabelle lys die seine vir die HDMI PHY Intel FPGA IP-ontwerp bvample.

Tabel 3. Top-vlak seine

Sein	Rigting	Breedte	Beskrywing
Ossillatorsein aan boord
clk_fpga_b3_p	Invoer	1	100 MHz vrylopende horlosie vir kernverwysingsklok
refclk_fmcb_p	Invoer	1	Vaste koers verwysing klok vir aanskakel kalibrasie van die transceiver. Dit is by verstek 625 MHz, maar kan van enige frekwensie wees

Gebruiker drukknoppies en LED's
cpu_resetn	Invoer	1	Globale herstel
gebruiker_gelei_g	Uitset	2	Groen LED-skerm

HDMI FMC-dogterkaartpenne op FMC-poort B
fmcb_gbtclk_m2c_p_0	Invoer	1	HDMI RX TMDS horlosie
fmcb_dp_m2c_p	Invoer	3	HDMI RX rooi, groen en blou datakanale • Bitec dogterkaart hersiening 11 — [0]: RX TMDS Kanaal 1 (Groen) — [1]: RX TMDS-kanaal 2 (rooi) — [2]: RX TMDS-kanaal 0 (blou)
fmcb_dp_c2m_p	Uitset	4	HDMI TX-klok, rooi, groen en blou datakanale • Bitec dogterkaart hersiening 11 — [0]: TX TMDS-kanaal 2 (rooi) — [1]: TX TMDS Kanaal 1 (Groen) — [2]: TX TMDS-kanaal 0 (blou) — [3]: TX TMDS-klokkanaal
fmcb_la_rx_p_9	Invoer	1	HDMI RX +5V kragopsporing
fmcb_la_rx_p_8	Invoer	1	HDMI RX warmprop-detectie
fmcb_la_rx_n_8	Invoer	1	HDMI RX I2C SDA vir DDC en SCDC
fmcb_la_tx_p_10	Invoer	1	HDMI RX I2C SCL vir DDC en SCDC
fmcb_la_tx_p_12	Invoer	1	HDMI TX warmprop-detectie
fmcb_la_tx_n_12	Invoer	1	HDMI I2C SDA vir DDC en SCDC
fmcb_la_rx_p_10	Invoer	1	HDMI I2C SCL vir DDC en SCDC
fmcb_la_tx_p_11	Invoer	1	HDMI I2C SDA vir herbestuurderbeheer
fmcb_la_rx_n_9	Invoer	1	HDMI I2C SCL vir herbestuurderbeheer

Klokskema

Die volgende is die klokskema van die HDMI PHY Intel FPGA IP-ontwerp, bvample:

• clk_fpga_b3_p is 'n 100 MHz vaste koers klok om die NIOS verwerker en beheer funksies te laat loop. As die verskafde frekwensie korrek is, wissel die user_led_g[1] vir elke sekonde.
• refclk_fmcb_p is 'n vaste koers verwysingsklok vir aanskakelkalibrasie van die transceivers. Dit is by verstek 625 MHz, maar kan van enige frekwensie wees.
• fmcb_gbtclk_m2c_p_0 is die TMDS-klok vir HDMI RX. Hierdie horlosie word ook gebruik om die HDMI TX-ontvangers aan te dryf. As die verskafde frekwensie 148.5 MHz is, wissel die user_led_g[0] vir elke sekonde.

Hardeware-opstelling

Die HDMI PHY Intel FPGA IP-ontwerp bvample is in staat om HDMI 2.0b en voer 'n deurlusdemonstrasie vir 'n standaard HDMI-videostroom uit.

Om die hardewaretoets uit te voer, koppel 'n HDMI-geaktiveerde toestel soos 'n grafiese kaart met HDMI-koppelvlak aan die HDMI RX-aansluiting op die Bitec HDMI 2.0-dogterkaart, wat die data na die transceiver RX-blok en HDMI RX stuur.

1. Die HDMI-wasbak dekodeer die poort in 'n standaard videostroom en stuur dit na die klokherstelkern.
2. Die HDMI RX-kern dekodeer die video-, hulp- en oudiodata om teruggelus te word via AXI4-stroom-koppelvlak na die HDMI TX-kern.
3. Die HDMI-bronpoort van die FMC-dogterkaart stuur die beeld na 'n monitor.
4. Druk die cpu_resetn-knoppie een keer om stelselterugstelling uit te voer.
   Let wel: As jy 'n ander Intel FPGA-ontwikkelingsbord wil gebruik, moet jy die toestelopdragte en die pentoewysings verander. Die transceiver-analoog-instelling word getoets vir die Intel Arria 10 FPGA-ontwikkelingskit en Bitec HDMI 2.0-dogterkaart. Jy kan die instellings vir jou eie bord verander.

Dokumenthersieningsgeskiedenis vir die HDMI PHY Intel
FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2022.07.20	22.2	1.0.0	Aanvanklike vrystelling.

Dokumente / Hulpbronne

intel HDMI PHY FPGA IP Ontwerp Example [pdf] Gebruikersgids HDMI PHY FPGA IP Ontwerp Example, HDMI PHY, FPGA IP Ontwerp Example, HDMI PHY IP Ontwerp Example, FPGA IP Ontwerp Example, IP Ontwerp Example, 732781

Verwysings

• Gebruikershandleiding