intel HDMI PHY FPGA IP Design Eksample brukerveiledning
HDMI PHY Design Eksample Hurtigstartguide for Intel® Arria® 10-enheter
HDMI PHY Intel® FPGA IP-design eksample for Intel Arria® 10-enheter har en HDMI 2.0 RX-TX retransmit design som støtter kompilering og maskinvaretesting.
Når du genererer et design f.eksample, oppretter parametereditoren automatisk fileer nødvendig for å simulere, kompilere og teste designet i maskinvare.
Figur 1. Utviklingstrinn
Relatert informasjon
HDMI PHY Intel FPGA IP brukerveiledning
Generering av designet
Bruk HDMI PHY Intel FPGA IP-parameterredigering i Intel Quartus® Prime-programvaren for å generere design f.eksamples.
Figur 2. Generering av designflyten
- Opprett et prosjekt rettet mot Intel Arria 10-enhetsfamilien og velg ønsket enhet.
- I IP-katalogen, finn og dobbeltklikk på Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (eller HDMI RX PHY Intel FPGA IP). Vinduet Ny IP-variant eller Ny IP-variant vises.
- Angi et toppnivånavn for din egendefinerte IP-variant. Parametereditoren lagrer IP-variasjonsinnstillingene i en file kalt .ip eller .qsys.
- Klikk OK. Parametereditoren vises.
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel
Selskapet eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
Andre navn og merker kan gjøres krav på som andres eiendom. - På Design Exampi fanen velger du Arria 10 HDMI RX-TX Retransmit.
- Velg Simulering for å generere testbenken, og velg Syntese for å generere maskinvaredesignet, f.eksample.
Du må velge minst ett av disse alternativene for å generere designet f.eksample files.
Hvis du velger begge, er generasjonstiden lengre. - For Generer File Formater, velg Verilog eller VHDL.
- For Target Development Kit, velg Intel Arria 10 GX FPGA Development
Sett. Hvis du velger et utviklingssett, endres målenheten for å matche enheten på måltavlen. For Intel Arria 10 GX FPGA Development Kit er standardenheten 10AX115S2F4I1SG. - Klikk Generer eksample Design.
Kompilering og testing av designet
For å kompilere og kjøre en demonstrasjonstest på maskinvaren f.eksampfor design, følg disse trinnene:
- Sørg for maskinvare f.eksampdesigngenerasjonen er fullført.
- Start Intel Quartus Prime-programvaren og åpne .qpf file: /quartus/a10_hdmi2_demo.qpf
- Klikk på Behandler ➤ Start kompilering.
- Etter vellykket kompilering, en .sof file genereres i quartus/ output_files katalog.
- Koble Bitec HDMI 2.0 FMC Daughter Card Rev 11 til den innebygde FMC-porten B (J2).
- Koble TX (P1) til Bitec FMC-datterkortet til en ekstern videokilde.
- Koble RX (P2) til Bitec FMC-datterkortet til en ekstern videovask eller videoanalysator.
- Sørg for at alle brytere på utviklingskortet er i standardposisjon.
- Konfigurer den valgte Intel Arria 10-enheten på utviklingskortet ved å bruke den genererte .sof file (Verktøy ➤ Programmerer).
- Analysatoren skal vise videoen generert fra kilden. Kompilering og testing av designet
Relatert informasjon
Intel Arria 10 FPGA Development Kit brukerveiledning
HDMI PHY Intel FPGA IP Design Eksample Parametere
Tabell 1. HDMI PHY Intel FPGA IP Design Eksample Parametere for Intel Arria 10
Enheter
Disse alternativene er kun tilgjengelige for Intel Arria 10-enheter.
| Parameter | Verdi | Beskrivelse |
| Tilgjengelig Design Eksample | ||
| Velg design | Arria 10 HDMI RX-TX Retransmit | Velg design eksample som skal genereres. |
| Design Eksample Files | ||
| Simulering | På, av | Slå på dette alternativet for å generere det nødvendige files for simuleringstestbenken. |
| Syntese | På, av | Slå på dette alternativet for å generere det nødvendige files for Intel Quartus Prime-kompilering og maskinvaredemonstrasjon. |
| Generert HDL-format | ||
| Generere File Format | Verilog, VHDL | Velg ditt foretrukne HDL-format for det genererte designet, f.eksample filesett.
Note: Dette alternativet bestemmer bare formatet for den genererte toppnivå-IP-en files. Alle andre files (f.eksample testbenker og toppnivå files for maskinvaredemonstrasjon) er i Verilog HDL-format. |
| Target Development Kit | ||
| Velg styre | Ingen utviklingssett, | Velg brettet for det målrettede designet, f.eksample. |
| Arria 10 GX FPGA Development Kit,
Tilpasset utviklingssett |
|
|
|
||
| Målrettingsenhet | ||
| Endre målenhet | På, av | Slå på dette alternativet og velg den foretrukne enhetsvarianten for utviklingssettet. |
HDMI 2.0 PHY Design Eksample
HDMI PHY Intel FPGA IP-design eksample demonstrerer én HDMI-forekomst parallell loopback som består av tre RX-kanaler og fire TX-kanaler, som opererer med datahastigheter på opptil 6 Gbps.
Den genererte HDMI PHY Intel FPGA IP-designen f.eksample er det samme som designet eksample generert i HDMI Intel FPGA IP-kjernen. Imidlertid er dette designet example bruker den nye TX PHY-, RX PHY- og PHY-arbiteren i stedet for tilpasset RTL i HDMI Intel FPGA IP-kjernedesignet, f.eks.ample.
Figur 3. HDMI 2.0 PHY Design Eksample
| Modul | Beskrivelse |
| RX PHY | RX PHY gjenoppretter serielle HDMI-data og sender disse til HDMI RX-kjernen i parallellformat på de gjenopprettede klokkedomenene (rx_clk[2:0]). Dataene dekodes til video |
| Modul | Beskrivelse |
| data som skal sendes ut via AXI4-stream video. RX PHY sender også vid_clk- og ls_clk-signaler til HDMI RX-kjernen via PHY-grensesnittet. | |
| HDMI TX kjerne | HDMI TX-kjernen mottar AXI4-stream videodata og koder disse til parallelldata i HDMI-format. HDMI TX-kjernen sender disse dataene til TX PHY. |
| HDMI RX kjerne | IP-en mottar seriedata fra RX PHY og utfører datajustering, kanalretting, TMDS-dekoding, hjelpedatadekoding, videodatadekoding, lyddatadekoding og dekryptering. |
| TX PHY | Mottar og serialiserer parallelldata fra HDMI TX-kjernen og sender ut HDMI TMDS-strømmer. TX PHY produserer tx_clk for HDMI TX-kjernen. TX PHY genererer også vid_clk og ls_clk og sender disse signalene til HDMI TX-kjernen via PHY-grensesnittet. |
| IOPLL | Genererer 300 MHz AXI seriell strømklokke for AXI4-strømgrensesnittet. |
| I2C Master | For å konfigurere de ulike PCB-komponentene. |
Krav til maskinvare og programvare
Intel bruker følgende maskinvare og programvare for å teste designet, f.eksample.
Maskinvare
- Intel Arria 10 GX FPGA utviklingssett
- HDMI-kilde (Graphics Processor Unit (GPU)
- HDMI-vask (skjerm)
- Bitec HDMI FMC 2.0 datterkort (revisjon 11)
- HDMI-kabler
Programvare
- Intel Quartus Prime Pro Edition (for maskinvaretesting)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (kun Verilog HDL)/VCS MX eller Xcelium* Parallell simulator
Katalogstruktur
Katalogene inneholder de genererte file for HDMI Intel FPGA IP-design eksample.
Figur 4. Katalogstruktur for design Eksample
Rekonfigurasjonssekvensflyt
Figur 5. Rekonfigurasjonssekvensflyt med flere hastigheter
Figuren illustrerer multi-rate rekonfigurasjonssekvensflyten til kontrolleren når den mottar inngangsdatastrøm og referanseklokkefrekvens, eller når transceiveren er ulåst.
Grensesnittsignaler
Tabellene viser signalene for HDMI PHY Intel FPGA IP-design f.eksample.
Tabell 3. Toppnivåsignaler
| Signal | Retning | Bredde | Beskrivelse |
| Oscillatorsignal om bord | |||
| clk_fpga_b3_p | Inndata | 1 | 100 MHz friløpende klokke for kjernereferanseklokke |
| refclk_fmcb_p | Inndata | 1 | Referanseklokke med fast hastighet for oppstartskalibrering av transceiveren. Det er 625 MHz som standard, men kan ha hvilken som helst frekvens |
| Brukertrykknapper og lysdioder | |||
| cpu_resetn | Inndata | 1 | Global tilbakestilling |
| user_led_g | Produksjon | 2 | Grønn LED-skjerm |
| HDMI FMC-datterkortpinner på FMC-port B | |||
| fmcb_gbtclk_m2c_p_0 | Inndata | 1 | HDMI RX TMDS klokke |
| fmcb_dp_m2c_p | Inndata | 3 | HDMI RX røde, grønne og blå datakanaler
• Bitec datterkort revisjon 11 — [0]: RX TMDS kanal 1 (grønn) — [1]: RX TMDS kanal 2 (rød) — [2]: RX TMDS kanal 0 (blå) |
| fmcb_dp_c2m_p | Produksjon | 4 | HDMI TX-klokke, røde, grønne og blå datakanaler
• Bitec datterkort revisjon 11 — [0]: TX TMDS kanal 2 (rød) — [1]: TX TMDS kanal 1 (grønn) — [2]: TX TMDS kanal 0 (blå) — [3]: TX TMDS-klokkekanal |
| fmcb_la_rx_p_9 | Inndata | 1 | HDMI RX +5V strømdeteksjon |
| fmcb_la_rx_p_8 | Inndata | 1 | HDMI RX hot plug-deteksjon |
| fmcb_la_rx_n_8 | Inndata | 1 | HDMI RX I2C SDA for DDC og SCDC |
| fmcb_la_tx_p_10 | Inndata | 1 | HDMI RX I2C SCL for DDC og SCDC |
| fmcb_la_tx_p_12 | Inndata | 1 | HDMI TX hot plug-deteksjon |
| fmcb_la_tx_n_12 | Inndata | 1 | HDMI I2C SDA for DDC og SCDC |
| fmcb_la_rx_p_10 | Inndata | 1 | HDMI I2C SCL for DDC og SCDC |
| fmcb_la_tx_p_11 | Inndata | 1 | HDMI I2C SDA for redriverkontroll |
| fmcb_la_rx_n_9 | Inndata | 1 | HDMI I2C SCL for redriverkontroll |
Klokkeskjema
Følgende er klokkeskjemaet til HDMI PHY Intel FPGA IP-designet, f.eksampde:
- clk_fpga_b3_p er en 100 MHz fast rate-klokke for å kjøre NIOS-prosessoren og kontrollfunksjonene. Hvis den oppgitte frekvensen er riktig, veksler user_led_g[1] for hvert sekund.
- refclk_fmcb_p er en fast rate referanseklokke for oppstartskalibrering av transceivere. Det er 625 MHz som standard, men kan ha hvilken som helst frekvens.
- fmcb_gbtclk_m2c_p_0 er TMDS-klokken for HDMI RX. Denne klokken brukes også til å drive HDMI TX-sendere. Hvis den tilførte frekvensen er 148.5 MHz, veksler user_led_g[0] for hvert sekund.
Maskinvareoppsett
HDMI PHY Intel FPGA IP-design eksample er HDMI 2.0b-kompatibel og utfører en loop-through-demonstrasjon for en standard HDMI-videostrøm.
For å kjøre maskinvaretesten, koble en HDMI-aktivert enhet som et grafikkort med HDMI-grensesnitt til HDMI RX-kontakten på Bitec HDMI 2.0-datterkortet, som dirigerer dataene til sender/mottaker RX-blokken og HDMI RX.
- HDMI-vasken dekoder porten til en standard videostrøm og sender den til klokkegjenopprettingskjernen.
- HDMI RX-kjernen dekoder video-, hjelpe- og lyddataene som skal tilbakeføres via AXI4-stream-grensesnittet til HDMI TX-kjernen.
- HDMI-kildeporten til FMC-datterkortet overfører bildet til en skjerm.
- Trykk på cpu_resetn-knappen én gang for å utføre systemtilbakestilling.
Note: Hvis du vil bruke et annet Intel FPGA-utviklingskort, må du endre enhetstildelingene og pinnetilordningene. Den analoge transceiver-innstillingen er testet for Intel Arria 10 FPGA-utviklingssettet og Bitec HDMI 2.0-datterkortet. Du kan endre innstillingene for ditt eget styre.
Dokumentrevisjonshistorikk for HDMI PHY Intel
FPGA IP Design Eksample brukerveiledning
| Dokumentversjon | Intel Quartus Prime-versjon | IP-versjon | Endringer |
| 2022.07.20 | 22.2 | 1.0.0 | Første utgivelse. |
Dokumenter / Ressurser
 |
intel HDMI PHY FPGA IP Design Eksample [pdfBrukerhåndbok HDMI PHY FPGA IP Design Eksample, HDMI PHY, FPGA IP Design Eksample, HDMI PHY IP Design Eksample, FPGA IP Design Eksample, IP Design Eksample, 732781 |
