Intel HDMI PHY FPGA IP Design Example Guia do usuário
Projeto HDMI PHY Example Guia de início rápido para dispositivos Intel® Arria® 10
O design HDMI PHY Intel® FPGA IP exampO arquivo para dispositivos Intel Arria® 10 apresenta um design de retransmissão HDMI 2.0 RX-TX que suporta compilação e teste de hardware.
Quando você gera um projeto example, o editor de parâmetros cria automaticamente o fileÉ necessário simular, compilar e testar o projeto em hardware.
Figura 1. Etapas de desenvolvimento
Informações relacionadas
HDMI PHY Intel FPGA IP Guia do usuário
Gerando o projeto
Use o editor de parâmetros HDMI PHY Intel FPGA IP no software Intel Quartus® Prime para gerar o ex de designamples.
Figura 2. Gerando o fluxo de design
- Crie um projeto voltado para a família de dispositivos Intel Arria 10 e selecione o dispositivo desejado.
- No Catálogo IP, localize e clique duas vezes em Interface Protocols ➤ Audio & Video ➤ HDMI TX PHY Intel FPGA IP (ou HDMI RX PHY Intel FPGA IP). A janela Nova variante de IP ou Nova variação de IP é exibida.
- Especifique um nome de nível superior para sua variação de IP personalizada. O editor de parâmetros salva as configurações de variação de IP em um file denominado .ip ou .qsys.
- Clique OK. O editor de parâmetros é exibido.
Corporação Intel. Todos os direitos reservados. Intel, o logotipo da Intel e outras marcas da Intel são marcas registradas da Intel
Corporação ou suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas reserva-se o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade decorrente do aplicativo ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços.
Outros nomes e marcas podem ser reivindicados como propriedade de terceiros. - No Projeto Exampguia le, selecione Arria 10 HDMI RX-TX Retransmit.
- Selecione Simulação para gerar o testbench e selecione Síntese para gerar o exemplo de design de hardwareampeu.
Você deve selecionar pelo menos uma dessas opções para gerar o desenho example files.
Se você selecionar ambos, o tempo de geração será maior. - Para Gerar File Formato, selecione Verilog ou VHDL.
- Para Target Development Kit, selecione Intel Arria 10 GX FPGA Development
Kit. Se você selecionar um kit de desenvolvimento, o dispositivo de destino será alterado para corresponder ao dispositivo na placa de destino. Para Intel Arria 10 GX FPGA Development Kit, o dispositivo padrão é 10AX115S2F4I1SG. - Clique em Gerar Exampo Design.
Compilando e testando o projeto
Para compilar e executar um teste de demonstração no hardware example design, siga estes passos:
- Certifique-se de hardware exampA geração de design está completa.
- Inicie o software Intel Quartus Prime e abra o .qpf file: /quartus/a10_hdmi2_demo.qpf
- Clique em Processing ➤ Start Compilation.
- Após a compilação bem-sucedida, um .sof file é gerado no quartus/ output_filediretório s.
- Conecte Bitec HDMI 2.0 FMC Daughter Card Rev 11 à porta FMC integrada B (J2).
- Conecte TX (P1) da placa filha Bitec FMC a uma fonte de vídeo externa.
- Conecte o RX (P2) da placa filha Bitec FMC a um coletor de vídeo externo ou analisador de vídeo.
- Certifique-se de que todos os interruptores na placa de desenvolvimento estejam na posição padrão.
- Configure o dispositivo Intel Arria 10 selecionado na placa de desenvolvimento usando o .sof gerado file (Ferramentas ➤ Programador).
- O analisador deve exibir o vídeo gerado a partir da fonte. Compilando e testando o design
Informações relacionadas
Guia do usuário do kit de desenvolvimento Intel Arria 10 FPGA
HDMI PHY Intel FPGA IP Design ExampLe Parâmetros
Tabela 1. HDMI PHY Intel FPGA IP Design Example Parâmetros para Intel Arria 10
Dispositivos
Essas opções estão disponíveis apenas para dispositivos Intel Arria 10.
| Parâmetro | Valor | Descrição |
| Projeto disponível Example | ||
| Selecionar projeto | Arria 10 HDMI RX-TX Retransmitir | Selecione o desenho examparquivo a ser gerado. |
| Projeto Example Files | ||
| Simulação | Ligado, desligado | Ative esta opção para gerar os dados necessários files para o banco de testes de simulação. |
| Síntese | Ligado, desligado | Ative esta opção para gerar os dados necessários files para compilação e demonstração de hardware do Intel Quartus Prime. |
| Formato HDL gerado | ||
| Gerar File Formatar | Verilog, VHDL | Selecione seu formato HDL preferido para o exemplo de design geradoample filedefinir.
Observação: Esta opção apenas determina o formato para o IP de nível superior gerado files. Todos os outros files (por exemplo, example testbenches e nível superior files para demonstração de hardware) estão no formato Verilog HDL. |
| Kit de Desenvolvimento de Alvos | ||
| Selecionar placa | Sem kit de desenvolvimento, | Selecione a placa para o design de destino exampeu. |
| Kit de desenvolvimento Arria 10 GX FPGA,
Kit de desenvolvimento personalizado |
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| Dispositivo Alvo | ||
| Alterar dispositivo de destino | Ligado, desligado | Ative esta opção e selecione a variante de dispositivo preferida para o kit de desenvolvimento. |
HDMI 2.0 PHY Design Example
O design IP HDMI PHY Intel FPGA example demonstra um loopback paralelo de instância HDMI compreendendo três canais RX e quatro canais TX, operando em taxas de dados de até 6 Gbps.
O design HDMI PHY Intel FPGA IP gerado example é o mesmo que o desenho examparquivo gerado no núcleo HDMI Intel FPGA IP. No entanto, este projeto example usa o novo árbitro TX PHY, RX PHY e PHY em vez de RTL personalizado no design de núcleo HDMI Intel FPGA IP exampeu.
Figura 3. HDMI 2.0 PHY Design Example
| Módulo | Descrição |
| RX FÍSICO | O RX PHY recupera dados HDMI seriais e os envia para o núcleo HDMI RX em formato paralelo nos domínios de relógio recuperados (rx_clk[2:0]). Os dados são decodificados em vídeo |
| Módulo | Descrição |
| dados a serem enviados via vídeo AXI4-stream. O RX PHY também envia sinais vid_clk e ls_clk para o núcleo HDMI RX através da interface PHY. | |
| Núcleo HDMI TX | O núcleo HDMI TX recebe dados de vídeo de fluxo AXI4 e os codifica em dados paralelos no formato HDMI. O núcleo HDMI TX envia esses dados para o TX PHY. |
| HDMI Núcleo RX | O IP recebe os dados seriais do RX PHY e executa alinhamento de dados, alinhamento de canal, decodificação TMDS, decodificação de dados auxiliares, decodificação de dados de vídeo, decodificação de dados de áudio e decodificação. |
| TX FÍSICO | Recebe e serializa os dados paralelos do núcleo HDMI TX e emite fluxos HDMI TMDS. O TX PHY produz tx_clk para o núcleo HDMI TX. O TX PHY também gera vid_clk e ls_clk e envia esses sinais para o núcleo HDMI TX através da interface PHY. |
| IOPLL | Gera clock de fluxo serial AXI de 300 MHz para a interface de fluxo AXI4. |
| Mestre I2C | Para configurar os vários componentes do PCB. |
Requisitos de hardware e software
A Intel usa o seguinte hardware e software para testar o projeto exampeu.
Hardware
- Kit de desenvolvimento Intel Arria 10 GX FPGA
- Fonte HDMI (unidade de processamento gráfico (GPU)
- Dissipador HDMI (monitor)
- Bitec HDMI FMC 2.0 placa filha (Revisão 11)
- Cabos HDMI
Programas
- Intel Quartus Prime Pro Edition (para testes de hardware)
- ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
Riviera-PRO*, VCS* (somente Verilog HDL)/VCS MX ou Xcelium* Simulador paralelo
Estrutura de Diretório
Os diretórios contêm o gerado file para o design HDMI Intel FPGA IP exampeu.
Figura 4. Estrutura de diretórios para o Design Example
Fluxo de Sequência de Reconfiguração
Figura 5. Fluxo de sequência de reconfiguração multitaxa
A figura ilustra o fluxo da sequência de reconfiguração multitaxa do controlador quando ele recebe o fluxo de dados de entrada e a frequência do clock de referência ou quando o transceptor é desbloqueado.
Sinais de Interface
As tabelas listam os sinais para o projeto HDMI PHY Intel FPGA IP exampeu.
Tabela 3. Sinais de nível superior
| Sinal | Direção | Largura | Descrição |
| Sinal do oscilador integrado | |||
| clk_fpga_b3_p | Entrada | 1 | Relógio de funcionamento livre de 100 MHz para relógio de referência do núcleo |
| refclk_fmcb_p | Entrada | 1 | Relógio de referência de taxa fixa para calibração inicial do transceptor. É 625 MHz por padrão, mas pode ser de qualquer frequência |
| Botões de pressão do usuário e LEDs | |||
| cpu_resetn | Entrada | 1 | Reinicialização global |
| usuário_led_g | Saída | 2 | Visor de LED verde |
| Pinos da placa-filha HDMI FMC na porta FMC B | |||
| fmcb_gbtclk_m2c_p_0 | Entrada | 1 | Relógio HDMI RX TMDS |
| fmcb_dp_m2c_p | Entrada | 3 | Canais de dados HDMI RX vermelho, verde e azul
• Revisão 11 do cartão filho Bitec — [0]: RX TMDS Canal 1 (Verde) — [1]: RX TMDS Canal 2 (vermelho) — [2]: RX TMDS Canal 0 (Azul) |
| fmcb_dp_c2m_p | Saída | 4 | Relógio HDMI TX, canais de dados vermelho, verde e azul
• Revisão 11 do cartão filho Bitec — [0]: TX TMDS Canal 2 (vermelho) — [1]: TX TMDS Canal 1 (Verde) — [2]: TX TMDS Canal 0 (Azul) — [3]: canal de relógio TX TMDS |
| fmcb_la_rx_p_9 | Entrada | 1 | Detecção de energia HDMI RX +5V |
| fmcb_la_rx_p_8 | Entrada | 1 | Detectar hot plug HDMI RX |
| fmcb_la_rx_n_8 | Entrada | 1 | HDMI RX I2C SDA para DDC e SCDC |
| fmcb_la_tx_p_10 | Entrada | 1 | HDMI RX I2C SCL para DDC e SCDC |
| fmcb_la_tx_p_12 | Entrada | 1 | Detecção de hot plug HDMI TX |
| fmcb_la_tx_n_12 | Entrada | 1 | HDMI I2C SDA para DDC e SCDC |
| fmcb_la_rx_p_10 | Entrada | 1 | HDMI I2C SCL para DDC e SCDC |
| fmcb_la_tx_p_11 | Entrada | 1 | HDMI I2C SDA para controle de redriver |
| fmcb_la_rx_n_9 | Entrada | 1 | HDMI I2C SCL para controle de redriver |
Esquema de Cronometragem
O seguinte é o esquema de clock do design HDMI PHY Intel FPGA IP exampem:
- clk_fpga_b3_p é um clock de taxa fixa de 100 MHz para executar o processador NIOS e funções de controle. Se a frequência fornecida estiver correta, o user_led_g[1] alterna a cada segundo.
- refclk_fmcb_p é um relógio de referência de taxa fixa para calibração inicial dos transceptores. É 625 MHz por padrão, mas pode ser de qualquer frequência.
- fmcb_gbtclk_m2c_p_0 é o relógio TMDS para HDMI RX. Este relógio também é usado para conduzir os transceptores HDMI TX. Se a frequência fornecida for 148.5 MHz, o user_led_g[0] alterna a cada segundo.
Configuração de hardware
O design IP HDMI PHY Intel FPGA example é compatível com HDMI 2.0b e executa uma demonstração de loop para um fluxo de vídeo HDMI padrão.
Para executar o teste de hardware, conecte um dispositivo habilitado para HDMI, como uma placa gráfica com interface HDMI, ao conector HDMI RX na placa filha Bitec HDMI 2.0, que direciona os dados para o bloco transceptor RX e HDMI RX.
- O coletor HDMI decodifica a porta em um fluxo de vídeo padrão e o envia para o núcleo de recuperação do relógio.
- O núcleo HDMI RX decodifica os dados de vídeo, auxiliares e áudio para serem repetidos via interface AXI4-stream para o núcleo HDMI TX.
- A porta de origem HDMI da placa filha FMC transmite a imagem para um monitor.
- Pressione o botão cpu_resetn uma vez para reiniciar o sistema.
Observação: Se você quiser usar outra placa de desenvolvimento Intel FPGA, deverá alterar as atribuições do dispositivo e as atribuições dos pinos. A configuração analógica do transceptor é testada para o kit de desenvolvimento Intel Arria 10 FPGA e placa filha Bitec HDMI 2.0. Você pode modificar as configurações de sua própria placa.
Histórico de revisões de documentos para HDMI PHY Intel
Projeto IP FPGA Example Guia do usuário
| Versão do documento | Versão Intel Quartus Prime | Versão IP | Mudanças |
| 2022.07.20 | 22.2 | 1.0.0 | Lançamento inicial. |
Documentos / Recursos
 |
Intel HDMI PHY FPGA IP Design Example [pdf] Guia do Usuário Projeto de IP HDMI PHY FPGA Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Exampeu, 732781 |
