Intel HDMI PHY FPGA IP Design Exampהמדריך למשתמש

דוגמה לעיצוב HDMI PHYample Guide Start Quick עבור התקני Intel® Arria® 10

עיצוב ה-HDMI PHY Intel® FPGA IP למשלample עבור התקני Intel Arria® 10 כולל עיצוב שידור חוזר של HDMI 2.0 RX-TX התומך בהידור ובבדיקות חומרה.
כאשר אתה יוצר עיצוב לדוגמהample, עורך הפרמטרים יוצר אוטומטית את fileיש צורך לדמות, להדר ולבדוק את העיצוב בחומרה.

איור 1. שלבי פיתוח

מידע קשור
מדריך למשתמש של HDMI PHY Intel FPGA IP

יצירת העיצוב

השתמש בעורך הפרמטרים של Intel FPGA IP של HDMI PHY בתוכנת Intel Quartus® Prime כדי ליצור את העיצוב למשלamples.

איור 2. יצירת זרימת העיצוב

1. צור פרויקט המכוון למשפחת מכשירי Intel Arria 10 ובחר את המכשיר הרצוי.
2. בקטלוג ה-IP, אתר ולחץ פעמיים על פרוטוקולי ממשק ➤ אודיו ווידאו ➤ HDMI TX PHY Intel FPGA IP (או HDMI RX PHY Intel FPGA IP). החלון חדש IP Variant או New IP Variation מופיע.
3. ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם .ip או .qsys.
4. לחץ על אישור. עורך הפרמטרים מופיע.
   תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel
   החברה או החברות הבנות שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.
   ניתן לתבוע שמות ומותגים אחרים כרכושם של אחרים.
5. על ה-Design Exampבכרטיסייה, בחר Arria 10 HDMI RX-TX Retransmit.
6. בחר סימולציה כדי ליצור את ספסל הבדיקה, ובחר סינתזה כדי ליצור את עיצוב החומרה למשלample.
   עליך לבחור לפחות אחת מהאפשרויות הללו כדי ליצור את העיצוב למשלample files.
   אם תבחר בשניהם, זמן ההפקה ארוך יותר.
7. עבור Generate File פורמט, בחר Verilog או VHDL.
8. עבור ערכת פיתוח יעד, בחר פיתוח Intel Arria 10 GX FPGA
   קִיט. אם תבחר ערכת פיתוח, מכשיר היעד משתנה כך שיתאים למכשיר שעל לוח היעד. עבור Intel Arria 10 GX FPGA Development Kit, התקן ברירת המחדל הוא 10AX115S2F4I1SG.
9. לחץ על צור דוגמהample Design.

קומפילציה ובדיקה של העיצוב

לקמפל ולהפעיל מבחן הדגמה על החומרה למשלampלעיצוב, בצע את השלבים הבאים:

1. ודא חומרה למשלampדור העיצוב הושלם.
2. הפעל את תוכנת Intel Quartus Prime ופתח את .qpf file: /quartus/a10_hdmi2_demo.qpf
3. לחץ על עיבוד ➤ התחל הידור.
4. לאחר הידור מוצלח, קובץ .sof file נוצר ב-quartus/ output_fileספריית s.
5. חבר את Bitec HDMI 2.0 FMC Daughter Card Rev 11 ליציאת FMC B המובנית (J2).
6. חבר את TX (P1) של כרטיס הבת Bitec FMC למקור וידאו חיצוני.
7. חבר את RX (P2) של כרטיס הבת של Bitec FMC לכיור וידאו חיצוני או מנתח וידאו.
8. ודא שכל המתגים בלוח הפיתוח נמצאים במצב ברירת המחדל.
9. הגדר את מכשיר Intel Arria 10 שנבחר בלוח הפיתוח באמצעות ה-.sof שנוצר file (כלים ➤ מתכנת).
10. המנתח צריך להציג את הסרטון שנוצר מהמקור. קומפילציה ובדיקה של העיצוב

מידע קשור
מדריך למשתמש של Intel Arria 10 FPGA Development Kit

HDMI PHY Intel FPGA IP Design Example פרמטרים

טבלה 1. HDMI PHY Intel FPGA IP Design Example פרמטרים עבור Intel Arria 10
התקנים

אפשרויות אלה זמינות עבור מכשירי Intel Arria 10 בלבד.

פָּרָמֶטֶר	עֵרֶך	תֵאוּר
עיצוב זמין Example
בחר עיצוב	Arria 10 HDMI RX-TX שידור חוזר	בחר את העיצוב למשלample שייווצר.

עיצוב דוגמהample Files
הַדמָיָה	ללא שם: מופעל, כבוי	הפעל אפשרות זו כדי ליצור את הדרוש files עבור ספסל המבחן של סימולציה.
סִינתֶזָה	ללא שם: מופעל, כבוי	הפעל אפשרות זו כדי ליצור את הדרוש files עבור הידור והדגמת חומרה של Intel Quartus Prime.

פורמט HDL שנוצר
לִיצוֹר File פוּרמָט	Verilog, VHDL	בחר את פורמט ה-HDL המועדף עליך עבור העיצוב שנוצר למשלample fileמַעֲרֶכֶת. פֶּתֶק: אפשרות זו קובעת רק את הפורמט עבור ה-IP ברמה העליונה שנוצרה fileס. כל שאר files (למשל, דוגמהampספסלי בדיקה ורמה עליונה files להדגמת חומרה) הם בפורמט Verilog HDL.

ערכת פיתוח יעד
בחר לוח	ללא ערכת פיתוח,	בחר את הלוח עבור העיצוב הממוקד למשלample.
	ערכת פיתוח Arria 10 GX FPGA, ערכת פיתוח מותאמת אישית	ללא ערכת פיתוח: אפשרות זו אינה כוללת את כל היבטי החומרה עבור העיצוב, למשלample. ליבת ה-IP מגדירה את כל הקצאות הפינים לסיכות וירטואליות. ערכת פיתוח Arria 10 GX FPGA: אפשרות זו בוחרת אוטומטית את מכשיר היעד של הפרויקט כך שיתאים למכשיר בערכת הפיתוח הזו. אתה יכול לשנות את מכשיר היעד באמצעות שנה התקן יעד פרמטר אם לגרסה של הלוח שלך יש גרסה שונה של מכשיר. ליבת ה-IP מגדירה את כל הקצאות הפינים בהתאם לערכת הפיתוח.
		ערכת פיתוח מותאמת אישית: אפשרות זו מאפשרת את העיצוב למשלampלבדיקה על ערכת פיתוח של צד שלישי עם Intel FPGA. ייתכן שתצטרך להגדיר את הקצאות הסיכה בעצמך.

מכשיר מטרה
שנה התקן יעד	ללא שם: מופעל, כבוי	הפעל אפשרות זו ובחר את גרסת המכשיר המועדפת עבור ערכת הפיתוח.

HDMI 2.0 PHY Design Example

עיצוב ה-HDMI PHY Intel FPGA IP למשלample מדגים לולאה מקבילה של מופע HDMI אחד הכולל שלושה ערוצי RX וארבעה ערוצי TX, הפועלים בקצבי נתונים של עד 6 Gbps.

עיצוב ה-HDMI PHY Intel FPGA IP שנוצר למשלample זהה לעיצוב לשעברample שנוצר בליבת HDMI Intel FPGA IP. עם זאת, עיצוב זה לשעברample משתמש בבורר החדש TX PHY, RX PHY ו-PHY במקום RTL מותאם אישית בעיצוב הליבה של HDMI Intel FPGA IP לשעברample.

איור 3. עיצוב HDMI 2.0 PHY Example

מודול	תֵאוּר
RX PHY	ה-RX PHY משחזר נתוני HDMI טוריים ושולח אותם לליבה של HDMI RX בפורמט מקביל בדומיינים של השעון המשוחזר (rx_clk[2:0]). הנתונים מפוענחים לווידאו

מודול	תֵאוּר
	נתונים שיוצאו באמצעות וידאו זרם AXI4. ה-RX PHY שולח גם אותות vid_clk ו-ls_clk לליבה של HDMI RX דרך ממשק PHY.
ליבת HDMI TX	ליבת HDMI TX מקבלת נתוני וידאו בזרם AXI4 ומקודדת אותם לנתונים מקבילים בפורמט HDMI. ליבת HDMI TX שולחת נתונים אלה ל-TX PHY.
ליבת HDMI RX	ה-IP מקבל את הנתונים הטוריים מה-RX PHY ומבצע יישור נתונים, ביטול הטיית ערוצים, פענוח TMDS, פענוח נתוני עזר, פענוח נתוני וידאו, פענוח נתוני אודיו ופענוח.
TX PHY	מקבל ומעביר את הנתונים המקבילים מליבת HDMI TX ומוציא זרמי HDMI TMDS. ה-TX PHY מייצר tx_clk עבור ליבת ה-HDMI TX. ה-TX PHY גם מייצר vid_clk ו- ls_clk ושולח אותות אלו לליבה של HDMI TX דרך ממשק PHY.
IOPLL	מייצר שעון זרם טורי 300 מגה-הרץ AXI עבור ממשק AXI4- stream.
מאסטר I2C	כדי להגדיר את רכיבי ה-PCB השונים.

דרישות חומרה ותוכנה

אינטל משתמשת בחומרה ובתוכנה הבאים כדי לבדוק את העיצוב, למשלample.

חוּמרָה

• ערכת פיתוח Intel Arria 10 GX FPGA
• מקור HDMI (יחידת מעבד גרפי (GPU)
• כיור HDMI (צג)
• Bitec HDMI FMC 2.0 כרטיס בת (גרסה 11)
• כבלי HDMI

תוֹכנָה

• Intel Quartus Prime Pro Edition (לבדיקת חומרה)
• ModelSim* – Intel FPGA Edition, ModelSim – Intel FPGA Starter Edition, NCSim,
  Riviera-PRO*, VCS* (Verilog HDL בלבד)/VCS MX, או סימולטור Xcelium* מקביל

מבנה ספריות

הספריות מכילות את שנוצר file עבור עיצוב HDMI Intel FPGA IP, למשלample.

איור 4. מבנה ספריות עבור ה-Design Example

זרימת רצף הגדרה מחדש

איור 5. זרימת רצף קונפיגורציה מחדש בקצב רב 

האיור ממחיש את זרימת רצף הקונפיגורציה הרב-קצבית של הבקר כאשר הוא מקבל זרם נתוני קלט ותדר שעון ייחוס, או כאשר מקלט המשדר אינו נעול.

אותות ממשק

הטבלאות מפרטות את האותות עבור עיצוב ה-HDMI PHY Intel FPGA IP למשלample.

טבלה 3. אותות ברמה העליונה

אוֹת	כיוון	רוֹחַב	תֵאוּר
אות מתנד על הלוח
clk_fpga_b3_p	קֶלֶט	1	שעון ריצה חופשי של 100 מגה-הרץ לשעון ייחוס ליבה
refclk_fmcb_p	קֶלֶט	1	שעון ייחוס בקצב קבוע לכיול הפעלה של מקלט המשדר. הוא 625 מגה-הרץ כברירת מחדל אבל יכול להיות בכל תדר

לחצני לחיצה ונוריות למשתמש
cpu_resetn	קֶלֶט	1	איפוס גלובלי
user_led_g	תְפוּקָה	2	תצוגת LED ירוקה

פיני כרטיס בת HDMI FMC ביציאת FMC B
fmcb_gbtclk_m2c_p_0	קֶלֶט	1	שעון HDMI RX TMDS
fmcb_dp_m2c_p	קֶלֶט	3	ערוצי נתונים HDMI RX אדום, ירוק וכחול • גרסה 11 של כרטיס בת Bitec — [0]: ערוץ 1 של RX TMDS (ירוק) — [1]: ערוץ 2 של RX TMDS (אדום) — [2]: ערוץ RX TMDS 0 (כחול)
fmcb_dp_c2m_p	תְפוּקָה	4	שעון HDMI TX, ערוצי נתונים אדום, ירוק וכחול • גרסה 11 של כרטיס בת Bitec — [0]: TX TMDS ערוץ 2 (אדום) — [1]: TX TMDS ערוץ 1 (ירוק) — [2]: ערוץ TX TMDS 0 (כחול) — [3]: ערוץ שעון TX TMDS
fmcb_la_rx_p_9	קֶלֶט	1	זיהוי מתח HDMI RX +5V
fmcb_la_rx_p_8	קֶלֶט	1	זיהוי תקע חם HDMI RX
fmcb_la_rx_n_8	קֶלֶט	1	HDMI RX I2C SDA עבור DDC ו-SCDC
fmcb_la_tx_p_10	קֶלֶט	1	HDMI RX I2C SCL עבור DDC ו-SCDC
fmcb_la_tx_p_12	קֶלֶט	1	זיהוי תקע חם HDMI TX
fmcb_la_tx_n_12	קֶלֶט	1	HDMI I2C SDA עבור DDC ו-SCDC
fmcb_la_rx_p_10	קֶלֶט	1	HDMI I2C SCL עבור DDC ו-SCDC
fmcb_la_tx_p_11	קֶלֶט	1	HDMI I2C SDA לבקרת נהג מחדש
fmcb_la_rx_n_9	קֶלֶט	1	HDMI I2C SCL לבקרת נהג מחדש

תוכנית שעון

להלן סכימת השעון של עיצוב ה-HDMI PHY Intel FPGA IP למשלampעל:

• clk_fpga_b3_p הוא שעון 100 מגה-הרץ בקצב קבוע להפעלת מעבד NIOS ופונקציות הבקרה. אם התדר שסופק נכון, ה-user_led_g[1] עובר למצב של כל שנייה.
• refclk_fmcb_p הוא שעון ייחוס בקצב קבוע לכיול הפעלה של מקלטי המשדר. הוא 625 מגה-הרץ כברירת מחדל אבל יכול להיות בכל תדר.
• fmcb_gbtclk_m2c_p_0 הוא שעון TMDS עבור HDMI RX. שעון זה משמש גם להנעת משדרי HDMI TX. אם התדר המסופק הוא 148.5 מגה-הרץ, ה-user_led_g[0] מתחלף לכל שנייה.

הגדרת חומרה

עיצוב ה-HDMI PHY Intel FPGA IP למשלample הוא בעל יכולת HDMI 2.0b ומבצע הדגמת לולאה עבור זרם וידאו רגיל של HDMI.

כדי להפעיל את בדיקת החומרה, חבר מכשיר התומך ב-HDMI כגון כרטיס גרפי עם ממשק HDMI למחבר ה-HDMI RX בכרטיס הבת Bitec HDMI 2.0, אשר מנתב את הנתונים לבלוק המשדר RX ו-HDMI RX.

1. כיור ה-HDMI מפענח את היציאה לזרם וידאו סטנדרטי ושולח אותו לליבה לשחזור השעון.
2. ליבת HDMI RX מפענחת את נתוני הווידאו, העזר והאודיו שיוחזרו בחזרה דרך ממשק AXI4-stream אל ליבת HDMI TX.
3. יציאת המקור HDMI של כרטיס הבת FMC משדרת את התמונה לצג.
4. לחץ על לחצן cpu_resetn פעם אחת כדי לבצע איפוס מערכת.
   פֶּתֶק: אם ברצונך להשתמש בלוח פיתוח אחר של Intel FPGA, עליך לשנות את הקצאות ההתקן ואת הקצאות הפינים. ההגדרה האנלוגית של מקלט המשדר נבדקה עבור ערכת הפיתוח Intel Arria 10 FPGA וכרטיס הבת Bitec HDMI 2.0. אתה יכול לשנות את ההגדרות עבור הלוח שלך.

היסטוריית תיקונים של מסמך עבור HDMI PHY Intel
FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	גרסת IP	שינויים
2022.07.20	22.2	1.0.0	שחרור ראשוני.

מסמכים / משאבים

Intel HDMI PHY FPGA IP Design Example [pdfמדריך למשתמש HDMI PHY FPGA IP Design Example, HDMI PHY, FPGA IP Design Example, HDMI PHY IP Design Example, FPGA IP Design Example, IP Design Exampלה, 732781

הפניות

• מדריך למשתמש