Intel Chip ID FPGA IP Cores

Cada FPGA Intel® compatible té un identificador de xip de 64 bits únic. ID de xip Els nuclis IP Intel FPGA us permeten llegir aquest ID de xip per a la identificació del dispositiu.

Informació relacionada

• Introducció als nuclis IP Intel FPGA
  • Proporciona informació general sobre tots els nuclis IP d'Intel FPGA, incloent parametrització, generació, actualització i simulació de nuclis IP.
• Generació d'un script de configuració del simulador combinat
  • Creeu scripts de simulació que no requereixin actualitzacions manuals per a actualitzacions de programari o versió IP.

Suport del dispositiu

Nuclis IP	Dispositius compatibles
ID del xip Nucli IP Intel Stratix® 10 FPGA	Intel Stratix 10
ID de xip únic nucli IP Intel Arria® 10 FPGA	Intel Arria 10
Nucli IP únic d'ID de xip Intel Cyclone® 10 GX FPGA	Cyclone Intel 10 GX
ID únic de xip Intel MAX® 10 FPGA IP	Intel MAX 10
Nucli IP únic d'ID de xip Intel FPGA	Stratix V Arria V Cyclone V

Informació relacionada

• ID de xip únic Intel MAX 10 FPGA IP Core

ID de xip Intel Stratix 10 FPGA IP Core

• Aquesta secció descriu el nucli IP FPGA d'Intel Stratix 10 d'ID de xip.

Descripció funcional

El senyal data_valid comença a baix en l'estat inicial on no es llegeixen dades del dispositiu. Després d'alimentar un pols alt a baix al port d'entrada readid, l'ID de xip Intel Stratix 10 FPGA IP llegeix l'ID de xip únic. Després de la lectura, el nucli IP afirma el senyal data_valid per indicar que el valor d'ID únic del xip al port de sortida està preparat per a la seva recuperació. L'operació només es repeteix quan reinicieu el nucli IP. El port de sortida chip_id[63:0] conté el valor de l'identificador de xip únic fins que torneu a configurar el dispositiu o restabliu el nucli IP.

Nota: No podeu simular el nucli IP de l'ID del xip perquè el nucli IP rep la resposta a les dades d'ID del xip de SDM. Per validar aquest nucli IP, Intel recomana que realitzeu una avaluació del maquinari.

Ports

Figura 1: ID de xip Intel Stratix 10 FPGA IP Core Ports

Taula 2: ID de xip Intel Stratix 10 FPGA IP Core Ports Descripció

Port	E/S	Mida (bit)	Descripció
clkin	Entrada	1	Alimenta el senyal de rellotge al bloc ID del xip. La freqüència màxima admesa és equivalent al rellotge del vostre sistema.
restablir	Entrada	1	Restabliment sincrònic que restableix el nucli IP. Per restablir el nucli IP, afirmeu el senyal de restabliment alt durant almenys 10 cicles clkin.
dades_vàlides	Sortida	1	Indica que l'identificador únic del xip està preparat per a la seva recuperació. Si el senyal és baix, el nucli IP està en estat inicial o en curs per carregar dades d'un ID de fusible. Després que el nucli IP afirmi el senyal, les dades estan a punt per recuperar-se al port de sortida chip_id[63..0].
chip_id	Sortida	64	Indica l'identificador de xip únic segons la seva ubicació d'identificació del fusible corresponent. Les dades només són vàlides després que el nucli IP afirmi el senyal data_valid. El valor a l'encesa es restableix a 0. El port de sortida [63:0]chip_id conté el valor de l'ID de xip únic fins que torneu a configurar el dispositiu o reinicieu el nucli IP.
llegit	Entrada	1	El senyal readid s'utilitza per llegir el valor d'ID del dispositiu. Cada vegada que el valor del senyal canvia d'1 a 0, el nucli IP activa l'operació de lectura d'ID. Heu de conduir el senyal a 0 quan no l'utilitzeu. Per iniciar l'operació de lectura de l'ID, conduïu el senyal alt durant almenys 3 cicles de rellotge i, a continuació, baixeu-lo. El nucli IP comença a llegir el valor de l'ID del xip.

Accés a l'ID de xip Intel Stratix 10 FPGA IP mitjançant Signal Tap

Quan canvieu el senyal de lectura, el nucli IP Intel Stratix 10 FPGA d'ID de xip comença a llegir l'ID de xip del dispositiu Intel Stratix 10. Quan l'ID del xip està llest, el nucli IP de l'ID del xip Intel Stratix 10 FPGA afirma el senyal data_valid i finalitza el JTAG accés.

Nota: Permeteu un retard equivalent a tCD2UM després de la configuració completa del xip abans d'intentar llegir l'ID únic del xip. Consulteu el full de dades del dispositiu corresponent per obtenir el valor tCD2UM.

Restabliment de l'ID del xip Intel Stratix 10 FPGA IP Core

Per restablir el nucli IP, heu d'afirmar el senyal de reinici durant almenys deu cicles de rellotge.

Nota

1. Per als dispositius Intel Stratix 10, no reinicieu el nucli IP fins almenys tCD2UM després de la inicialització completa del xip. Consulteu el full de dades del dispositiu corresponent per obtenir el valor tCD2UM.
2. Per obtenir les directrius d'instanciació del nucli d'IP, heu de consultar la secció d'Intel Stratix 10 Reset Release IP a la Guia d'usuari de configuració d'Intel Stratix 10.

Informació relacionada

Guia d'usuari de configuració d'Intel Stratix 10

• Ofereix més informació sobre la IP de llançament de restabliment d'Intel Stratix 10.

ID de xip Nuclis IP Intel FPGA

Aquesta secció descriu els nuclis IP següents

• Nucli IP únic d'ID de xip Intel Arria 10 FPGA
• Nucli IP únic d'ID de xip Intel Cyclone 10 GX FPGA
• Nucli IP únic d'ID de xip Intel FPGA

Descripció funcional

El senyal data_valid comença a baix en l'estat inicial on no es llegeixen dades del dispositiu. Després d'alimentar un senyal de rellotge al port d'entrada clkin, el nucli IP Intel FPGA d'ID de xip llegeix l'ID de xip únic. Després de la lectura, el nucli IP afirma el senyal data_valid per indicar que el valor d'ID únic del xip al port de sortida està preparat per a la seva recuperació. L'operació només es repeteix quan reinicieu el nucli IP. El port de sortida chip_id[63:0] conté el valor de l'ID de xip únic fins que torneu a configurar el dispositiu o reinicieu el nucli IP.

Nota: El nucli IP Intel Chip ID no té model de simulació files. Per validar aquest nucli IP, Intel recomana que realitzeu una avaluació del maquinari.

Figura 2: ID de xip Intel FPGA IP Core Ports

Taula 3: ID de xip Intel FPGA IP Core Ports Descripció

Port	E/S	Mida (bit)	Descripció
clkin	Entrada	1	Alimenta el senyal de rellotge al bloc d'identificació del xip. Les freqüències màximes admeses són les següents: • Per a Intel Arria 10 i Intel Cyclone 10 GX: 30 MHz. • Per a Intel MAX 10, Stratix V, Arria V i Cyclone V: 100 MHz.
restablir	Entrada	1	Restabliment sincrònic que restableix el nucli IP. Per restablir el nucli IP, afirmeu el senyal de restabliment alt durant almenys 10 cicles clkin (1). El port de sortida [63:0]chip_id conté el valor de l'ID de xip únic fins que torneu a configurar el dispositiu o reinicieu el nucli IP.
dades_vàlides	Sortida	1	Indica que l'identificador únic del xip està preparat per a la seva recuperació. Si el senyal és baix, el nucli IP està en estat inicial o en curs per carregar dades d'un ID de fusible. Després que el nucli IP afirmi el senyal, les dades estan a punt per recuperar-se al port de sortida chip_id[63..0].
chip_id	Sortida	64	Indica l'identificador de xip únic segons la seva ubicació d'identificació del fusible corresponent. Les dades només són vàlides després que el nucli IP afirmi el senyal data_valid. El valor a l'encesa es restableix a 0.

Accés a l'identificador de xip únic Intel Arria 10 FPGA IP i a l'identificador de xip únic Intel Cyclone 10 GX FPGA IP mitjançant Signal Tap

Nota: L'identificador de xip Intel Arria 10 i Intel Cyclone 10 GX no és accessible si teniu altres sistemes o nuclis IP que accedeixen a la JTAG simultàniament. Per example, l'analitzador lògic Signal Tap II, el conjunt d'eines del transceptor, els senyals o sondes del sistema i el nucli IP del controlador SmartVID.

Quan activeu el senyal de restabliment, els nuclis IP FPGA d'ID únic del xip Intel Arria 10 i ID únic del xip Intel Cyclone 10 GX FPGA IP comencen a llegir l'ID del xip del dispositiu Intel Arria 10 o Intel Cyclone 10 GX. Quan l'identificador de xip està llest, els nuclis IP d'ID de xip únic Intel Arria 10 FPGA i ID de xip únic Intel Cyclone 10 GX FPGA IP afirmen el senyal data_valid i acaben el JTAG accés.

Nota: Permeteu un retard equivalent a tCD2UM després de la configuració completa del xip abans d'intentar llegir l'ID únic del xip. Consulteu el full de dades del dispositiu corresponent per obtenir el valor tCD2UM.

Restabliment de l'ID del xip Intel FPGA IP Core

Per restablir el nucli IP, heu d'afirmar el senyal de reinici durant almenys deu cicles de rellotge. Després de desactivar el senyal de restabliment, el nucli IP rellegeix l'ID únic del xip del bloc d'identificació del fusible. El nucli IP afirma el senyal data_valid després de completar l'operació.

Nota: Per als dispositius Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V i Cyclone V, no reinicieu el nucli IP fins almenys tCD2UM després de la inicialització completa del xip. Consulteu el full de dades del dispositiu corresponent per obtenir el valor tCD2UM.

Chip ID Intel FPGA IP Cores Guia d'usuari Arxius

Si una versió bàsica d'IP no apareix a la llista, s'aplica la guia d'usuari de la versió bàsica d'IP anterior.

Versió IP Core	Guia d'usuari
18.1	Chip ID Intel FPGA IP Cores Guia d'usuari
18.0	Chip ID Intel FPGA IP Cores Guia d'usuari

Historial de revisions de documents per a la Guia d'usuari dels nuclis IP Intel FPGA ID de xip

Versió del document	Intel Quartus® Versió Prime	Canvis
2022.09.26	20.3	Eliminat Bones pràctiques de gestió de projectes enllaç. Actualitzat Descripció funcional en Chip ID Intel Stratix 10 FPGA IP Core. Actualitzat Descripció funcional en Nuclis IP Intel FPGA ID de xip.
2020.10.05	20.3	S'ha actualitzat la descripció de clkin i resetports a la taula: ID de xip Intel FPGA IP Core Ports Descripció per incloure detalls d'Intel MAX 10. S'ha actualitzat el Restabliment de l'ID del xip Intel FPGA IP Core secció per incloure suport per al dispositiu Intel MAX 10.
2019.05.17	19.1	S'ha actualitzat el Restabliment de l'ID del xip Intel Stratix 10 FPGA IP Core tema per afegir una segona nota sobre les directrius d'instanciació del nucli IP.
2019.02.19	18.1	S'ha afegit compatibilitat amb els dispositius Intel MAX 10 al Nuclis IP i dispositius compatibles taula.
2018.12.24	18.1	S'ha afegit el fitxer Chip ID Intel FPGA IP Cores Guia d'usuari Arxius secció.  S'ha reestructurat el document per proporcionar més detalls sobre els respectius dispositius compatibles.
2018.06.08	18.0	S'ha actualitzat la descripció del port readid. S'ha actualitzat la descripció del port de restabliment.
2018.05.07	18.0	S'ha afegit un port readid per al nucli IP IP d'Intel Stratix 10 FPGA d'ID de xip.

 

Data	Versió	Canvis
desembre 2017	2017.12.11	Títol del document actualitzat de Guia d'usuari d'Altera Unique Chip ID IP Core. Afegit Suport del dispositiu secció.  Informació combinada i afegida de Altera Arria 10 Guia d'usuari del nucli IP d'identificació de xip únic i Guia d'usuari del nucli IP de l'identificador de xip únic de Stratix 10. Rebrandat a Intel. Actualitzat Descripció funcional. S'ha afegit compatibilitat amb dispositius Intel Cyclone 10 GX.
maig de 2016	2016.05.02	S'ha eliminat la informació bàsica d'IP estàndard i s'ha afegit un enllaç al manual de Quartus Prime. Nota actualitzada sobre el suport del dispositiu Arria 10.
setembre, 2014	2014.09.02	• Títol del document actualitzat per reflectir el nou nom del nucli IP “Altera Unique Chip ID”.

Data	Versió	Canvis
Agost, 2014	2014.08.18	Passos de parametrització actualitzats per a l'editor de paràmetres heretat. S'ha afegit que aquest nucli IP no admet dissenys Arria 10.
Juny, 2014	2014.06.30	S'ha substituït la informació del Gestor de connectors de MegaWizard amb el catàleg IP. S'ha afegit informació estàndard sobre l'actualització dels nuclis IP. S'ha afegit informació estàndard d'instal·lació i llicència. S'ha eliminat la informació obsoleta del nivell de suport del dispositiu. El suport del dispositiu bàsic IP ja està disponible al catàleg IP i a l'editor de paràmetres.
setembre, 2013	2013.09.20	S'ha actualitzat per reformular "Adquisició de l'ID de xip d'un dispositiu FPGA" a "Adquisició de l'ID de xip únic d'un dispositiu FPGA"
maig de 2013	1.0	Alliberament inicial.

Envia comentaris

Documents/Recursos

Intel Chip ID FPGA IP Cores [pdfGuia de l'usuari ID de xip Nuclis IP FPGA, ID de xip, nuclis IP FPGA, nuclis IP

Referències

• Manual d'usuari