Directrius de disseny intel AN 837 per a HDMI FPGA IP
Directrius de disseny per a HDMI Intel® FPGA IP
Les directrius de disseny us ajuden a implementar les IP FPGA Intel de la interfície multimèdia d'alta definició (HDMI) mitjançant dispositius FPGA. Aquestes directrius faciliten els dissenys de plaques per a les interfícies de vídeo IP HDMI Intel® FPGA.
- Guia d'usuari de HDMI Intel FPGA IP
- AN 745: Directrius de disseny per a la interfície Intel FPGA DisplayPort
Directrius de disseny d'IP HDMI Intel FPGA
La interfície HDMI Intel FPGA té canals de dades i rellotge de senyalització diferencial minimitzada de transició (TMDS). La interfície també inclou un canal de dades de visualització (DDC) de la Video Electronics Standards Association (VESA). Els canals TMDS porten dades de vídeo, àudio i auxiliars. El DDC es basa en el protocol I2C. El nucli IP HDMI Intel FPGA utilitza el DDC per llegir les dades d'identificació de la pantalla ampliada (EDID) i intercanviar informació de configuració i estat entre una font HDMI i una pica.
Consells de disseny de placa IP HDMI Intel FPGA
Quan esteu dissenyant el vostre sistema HDMI Intel FPGA IP, tingueu en compte els següents consells de disseny de la placa.
- No utilitzeu més de dues vies per traça i eviteu els talons
- Relaciona la impedància del parell diferencial amb la impedància del connector i el conjunt del cable (100 ohms ± 10%)
- Minimitzeu la inclinació entre parells i intra-parells per complir amb el requisit de sessió del senyal TMDS
- Eviteu encaminar un parell diferencial sobre un buit al pla inferior
- Utilitzeu pràctiques estàndard de disseny de PCB d'alta velocitat
- Utilitzeu canviadors de nivell per complir el compliment elèctric tant a TX com a RX
- Utilitzeu cables robusts, com ara cable Cat2 per HDMI 2.0
Esquemes esquemàtics
Els diagrames esquemàtics de Bitec als enllaços proporcionats il·lustren la topologia de les plaques de desenvolupament Intel FPGA. L'ús de la topologia d'enllaç HDMI 2.0 requereix que compliu el compliment elèctric de 3.3 V. Per complir amb el compliment de 3.3 V dels dispositius Intel FPGA, heu d'utilitzar un canvi de nivell. Utilitzeu un recontrolador o retemporitzador acoblat a CC com a canviador de nivell per al transmissor i el receptor.
Els dispositius del proveïdor extern són TMDS181 i TDP158RSBT, ambdós que funcionen amb enllaços DCcoupled. Necessiteu un pull-up adequat a les línies CEC per garantir la funcionalitat quan interaccioneu amb altres dispositius de control remot de consum. Els diagrames esquemàtics de Bitec tenen la certificació CTS. Tanmateix, la certificació és específica del producte. Es recomana als dissenyadors de la plataforma que certificin el producte final per a la seva funcionalitat adequada.
Informació relacionada
- Diagrama esquemàtic per a la revisió 8 de la targeta filla HDMI HSMC
- Diagrama esquemàtic per a la revisió 11 de la targeta filla HDMI FMC
- Diagrama esquemàtic per a la revisió 6 de la targeta filla HDMI FMC
Detecció de connexió en calent (HPD)
El senyal HPD depèn del senyal d'alimentació +5V entrant, per exempleampel pin HPD només es pot afirmar quan es detecta el senyal d'alimentació +5V de la font. Per connectar amb una FPGA, heu de traduir el senyal HPD de 5 V al vol d'E/S de l'FPGAtage nivell (VCCIO), utilitzant un voltagTraductor de nivell com ara TI TXB0102, que no té resistències pull-up integrades. Una font HDMI ha de tirar cap avall el senyal HPD perquè pugui diferenciar de manera fiable entre un senyal HPD flotant i un alt vol.tagSenyal HPD de nivell e. Un senyal d'alimentació HDMI + 5V s'ha de traduir a FPGA I/O voltage nivell (VCCIO). El senyal s'ha de baixar feblement amb una resistència (10K) per diferenciar un senyal d'alimentació flotant de +5V quan no és conduït per una font HDMI. Un senyal d'alimentació de font HDMI + 5 V té una protecció contra sobreintensitat de no més de 0.5 A.
HDMI Intel FPGA IP Display Data Channel (DDC)
El HDMI Intel FPGA IP DDC es basa en els senyals I2C (SCL i SDA) i requereix resistències pull-up. Per connectar amb una FPGA Intel, heu de traduir el nivell de senyal SCL i SDA de 5V al vol d'E/S de l'FPGAtage nivell (VCCIO) utilitzant un voltagTraductor de nivell e, com ara TI TXS0102 tal com s'utilitza a la targeta filla Bitec HDMI 2.0. El TI TXS0102 voltagEl dispositiu traductor de nivell integra resistències internes de pull-up de manera que no es necessiten resistències de pull-up a bord.
Historial de revisions de documents per a AN 837: Directrius de disseny per a HDMI Intel FPGA IP
| Versió del document | Canvis |
| 2019.01.28 |
|
| Data | Versió | Canvis |
| Gener 2018 | 2018.01.22 | Alliberament inicial.
Nota: aquest document conté les directrius de disseny d'HDMI Intel FPGA que es van eliminar d'AN 745: Directrius de disseny per a interfícies DisplayPort i HDMI i es van canviar el nom a AN 745: Directrius de disseny per a la interfície DisplayPort d'Intel FPGA. |
Intel Corporation. Tots els drets reservats. Intel, el logotip d'Intel i altres marques d'Intel són marques comercials d'Intel Corporation o de les seves filials. Intel garanteix el rendiment dels seus productes FPGA i semiconductors amb les especificacions actuals d'acord amb la garantia estàndard d'Intel, però es reserva el dret de fer canvis a qualsevol producte i servei en qualsevol moment sense previ avís. Intel no assumeix cap responsabilitat derivada de l'aplicació o l'ús de qualsevol informació, producte o servei descrit aquí, tret que Intel ho acordi expressament per escrit. Es recomana als clients d'Intel que obtinguin la darrera versió de les especificacions del dispositiu abans de confiar en qualsevol informació publicada i abans de fer comandes de productes o serveis.
Altres noms i marques es poden reclamar com a propietat d'altres.
ID: 683677
Versió: 2019-01-28
Documents/Recursos
 |
Directrius de disseny intel AN 837 per a HDMI FPGA IP [pdfGuia de l'usuari AN 837 Directrius de disseny per a HDMI FPGA IP, AN 837, Directrius de disseny per a HDMI FPGA IP, Directrius per a HDMI FPGA IP, HDMI FPGA IP |
