IP-ядры Intel Chip ID FPGA

Кожная падтрымліваемая Intel® FPGA мае унікальны 64-бітны ідэнтыфікатар мікрасхемы. Ідэнтыфікатар мікрасхемы IP-ядры Intel FPGA дазваляюць счытваць гэты ідэнтыфікатар мікрасхемы для ідэнтыфікацыі прылады.

Звязаная інфармацыя

• Уводзіны ў Intel FPGA IP Cores
  • Прадастаўляе агульную інфармацыю аб усіх ядрах Intel FPGA IP, уключаючы параметры, генерацыю, мадэрнізацыю і мадэляванне ядраў IP.
• Стварэнне камбінаванага сцэнарыя ўстаноўкі сімулятара
  • Стварыце сцэнарыі мадэлявання, якія не патрабуюць ручнога абнаўлення праграмнага забеспячэння або версіі IP.

Падтрымка прылад

Ядра IP	Падтрымліваюцца прылады
Ідэнтыфікатар мікрасхемы Ядро Intel Stratix® 10 FPGA IP	Intel Stratix 10
Унікальны ідэнтыфікатар мікрасхемы Intel Arria® 10 FPGA IP ядро	Intel Arria 10
Унікальны ідэнтыфікатар мікрасхемы Intel Cyclone® 10 GX FPGA IP-ядро	Intel Цыклон 10 GX
Унікальны ідэнтыфікатар мікрасхемы Intel MAX® 10 FPGA IP	Intel MAX 10
Унікальны ідэнтыфікатар мікрасхемы Intel FPGA IP ядро	Stratix V Arria V Цыклон V

Звязаная інфармацыя

• Унікальны ідэнтыфікатар мікрасхемы Intel MAX 10 FPGA IP Core

Ідэнтыфікатар мікрасхемы Intel Stratix 10 FPGA IP Core

• У гэтым раздзеле апісваецца ядро ​​Chip ID Intel Stratix 10 FPGA IP.

Функцыянальнае апісанне

Сігнал data_valid пачынаецца з нізкага ўзроўню ў пачатковым стане, калі дадзеныя з прылады не чытаюцца. Пасля падачы імпульсу ад высокага да нізкага на ўваходны порт Readid ідэнтыфікатар мікрасхемы Intel Stratix 10 FPGA IP счытвае унікальны ідэнтыфікатар мікрасхемы. Пасля чытання ядро ​​IP заяўляе сігнал data_valid, каб паказаць, што унікальнае значэнне ідэнтыфікатара мікрасхемы на выходным порце гатова да атрымання. Аперацыя паўтараецца толькі пры скідзе ядра IP. Порт вываду chip_id[63:0] захоўвае значэнне унікальнага ідэнтыфікатара мікрасхемы, пакуль вы не пераналадзіце прыладу або не скінеце ядро ​​IP.

Заўвага: Вы не можаце імітаваць IP-ядро Chip ID, таму што IP-ядро атрымлівае адказ на дадзеныя ID чыпа ад SDM. Для праверкі гэтага IP-ядра Intel рэкамендуе выканаць ацэнку абсталявання.

Парты

Малюнак 1: Ідэнтыфікатар мікрасхемы Intel Stratix 10 FPGA IP Core Ports

Табліца 2: Ідэнтыфікатар мікрасхемы Intel Stratix 10 FPGA IP Core Ports Апісанне

Порт	Увод-вывад	Памер (біт)	Апісанне
клкін	Увод	1	Падаецца тактавы сігнал у блок ідэнтыфікатара чыпа. Максімальная падтрымліваемая частата эквівалентная сістэмным гадзіннікам.
скід	Увод	1	Сінхронны скід, які скідае ядро ​​IP. Каб скінуць ядро ​​IP, усталюйце высокі сігнал скіду на працягу не менш за 10 цыклаў clkin.
дадзеныя_сапраўдныя	Выхад	1	Паказвае, што унікальны ідэнтыфікатар чыпа гатовы да атрымання. Калі сігнал нізкі, ядро ​​IP знаходзіцца ў пачатковым стане або ў працэсе загрузкі даных з ідэнтыфікатара засцерагальніка. Пасля таго, як IP-ядро выдае сігнал, даныя гатовыя да атрымання ў порт выхаду chip_id[63..0].
ідэнтыфікатар_чыпа	Выхад	64	Паказвае унікальны ідэнтыфікатар мікрасхемы ў адпаведнасці з месцазнаходжаннем адпаведнага ідэнтыфікатара засцерагальніка. Дадзеныя сапраўдныя толькі пасля таго, як ядро ​​IP зацвердзіць сігнал data_valid. Значэнне пры ўключэнні скідаецца да 0. Порт вываду chip_id [63:0] захоўвае значэнне унікальнага ідэнтыфікатара мікрасхемы, пакуль вы не перанастроіце прыладу або не скінеце ядро ​​IP.
прачытаны	Увод	1	Сігнал readid выкарыстоўваецца для счытвання значэння ID з прылады. Кожны раз, калі значэнне сігналу змяняецца з 1 на 0, ядро ​​IP запускае аперацыю чытання ID. Вы павінны прывесці сігнал да 0, калі ён не выкарыстоўваецца. Каб пачаць аперацыю счытвання ідэнтыфікатара, падтрымлівайце высокі ўзровень сігналу не менш за 3 тактавых цыклаў, а затым пацягніце яго на нізкі ўзровень. Ядро IP пачынае счытваць значэнне ідэнтыфікатара чыпа.

Доступ да Chip ID Intel Stratix 10 FPGA IP праз Signal Tap

Калі вы пераключаеце сігнал чытання, IP-ядро Intel Stratix 10 FPGA пачынае счытваць ідэнтыфікатар мікрасхемы з прылады Intel Stratix 10. Калі ідэнтыфікатар чыпа гатовы, ідэнтыфікатар чыпа IP-ядро Intel Stratix 10 FPGA сцвярджае сігнал data_valid і завяршае JTAG доступ.

Заўвага: Дазвольце затрымку, эквівалентную tCD2UM, пасля поўнай канфігурацыі чыпа, перш чым спрабаваць прачытаць унікальны ідэнтыфікатар чыпа. Каб даведацца пра значэнне tCD2UM, звярніцеся да адпаведнай табліцы дадзеных прылады.

Скід ідэнтыфікатара мікрасхемы Intel Stratix 10 FPGA IP Core

Каб скінуць ядро ​​IP, вы павінны падаць сігнал скіду не менш за дзесяць тактаў.

Заўвага

1. Для прылад Intel Stratix 10 не скідвайце IP-ядро, па меншай меры, да tCD2UM пасля поўнай ініцыялізацыі чыпа. Каб даведацца пра значэнне tCD2UM, звярніцеся да адпаведнай табліцы дадзеных прылады.
2. Каб атрымаць рэкамендацыі па стварэнні экземпляра ядра IP, вы павінны звярнуцца да раздзела Intel Stratix 10 Reset Release IP у Кіраўніцтве карыстальніка па канфігурацыі Intel Stratix 10.

Звязаная інфармацыя

Кіраўніцтва карыстальніка па канфігурацыі Intel Stratix 10

• Дае дадатковую інфармацыю аб Intel Stratix 10 Reset Release IP.

Ідэнтыфікатар мікрасхемы Intel FPGA IP Cores

У гэтым раздзеле апісваюцца наступныя IP-ядры

• Унікальны ідэнтыфікатар мікрасхемы Intel Arria 10 FPGA IP ядро
• Унікальны ідэнтыфікатар мікрасхемы Intel Cyclone 10 GX FPGA IP-ядро
• Унікальны ідэнтыфікатар мікрасхемы Intel FPGA IP ядро

Функцыянальнае апісанне

Сігнал data_valid пачынаецца з нізкага ўзроўню ў пачатковым стане, калі дадзеныя з прылады не чытаюцца. Пасля падачы тактавага сігналу на ўваходны порт clkin ідэнтыфікатар мікрасхемы Intel FPGA IP ядро ​​счытвае унікальны ідэнтыфікатар мікрасхемы. Пасля чытання ядро ​​IP заяўляе сігнал data_valid, каб паказаць, што унікальнае значэнне ідэнтыфікатара мікрасхемы на выходным порце гатова да атрымання. Аперацыя паўтараецца толькі пры скідзе ядра IP. Порт вываду chip_id[63:0] захоўвае значэнне унікальнага ідэнтыфікатара мікрасхемы, пакуль вы не пераналадзіце прыладу або не скінеце ядро ​​IP.

Заўвага: IP-ядро Intel Chip ID не мае імітацыйнай мадэлі fileс. Для праверкі гэтага IP-ядра Intel рэкамендуе выканаць ацэнку абсталявання.

Малюнак 2: Ідэнтыфікатар мікрасхемы Intel FPGA IP Core Ports

Табліца 3: Ідэнтыфікатар мікрасхемы Intel FPGA IP Core Ports Апісанне

Порт	Увод-вывад	Памер (біт)	Апісанне
клкін	Увод	1	Падаецца тактавы сігнал у блок ідэнтыфікатара чыпа. Максімальна падтрымоўваныя частоты наступныя: • Для Intel Arria 10 і Intel Cyclone 10 GX: 30 МГц. • Для Intel MAX 10, Stratix V, Arria V і Cyclone V: 100 МГц.
скід	Увод	1	Сінхронны скід, які скідае ядро ​​IP. Каб скінуць ядро ​​IP, усталюйце высокі сігнал скіду на працягу не менш за 10 цыклаў clkin(1). Порт вываду chip_id [63:0] захоўвае значэнне унікальнага ідэнтыфікатара мікрасхемы, пакуль вы не перанастроіце прыладу або не скінеце ядро ​​IP.
дадзеныя_сапраўдныя	Выхад	1	Паказвае, што унікальны ідэнтыфікатар чыпа гатовы да атрымання. Калі сігнал нізкі, ядро ​​IP знаходзіцца ў пачатковым стане або ў працэсе загрузкі даных з ідэнтыфікатара засцерагальніка. Пасля таго, як IP-ядро выдае сігнал, даныя гатовыя да атрымання ў порт выхаду chip_id[63..0].
ідэнтыфікатар_чыпа	Выхад	64	Паказвае унікальны ідэнтыфікатар мікрасхемы ў адпаведнасці з месцазнаходжаннем адпаведнага ідэнтыфікатара засцерагальніка. Дадзеныя сапраўдныя толькі пасля таго, як ядро ​​IP зацвердзіць сігнал data_valid. Значэнне пры ўключэнні скідаецца да 0.

Доступ да Unique Chip ID Intel Arria 10 FPGA IP і Unique Chip ID Intel Cyclone 10 GX FPGA IP праз Signal Tap

Заўвага: Ідэнтыфікатар чыпа Intel Arria 10 і Intel Cyclone 10 GX недаступны, калі ў вас ёсць іншыя сістэмы або ядра IP, якія маюць доступ да JTAG адначасова. Напрыкладample, лагічны аналізатар Signal Tap II, набор інструментаў прыёмаперадатчыка, унутрысістэмныя сігналы або зонды і IP-ядро кантролера SmartVID.

Калі вы пераключаеце сігнал скіду, ядра Unique Chip ID Intel Arria 10 FPGA IP і Unique Chip ID Intel Cyclone 10 GX FPGA IP пачынаюць счытваць ідэнтыфікатар мікрасхемы з прылады Intel Arria 10 або Intel Cyclone 10 GX. Калі ідэнтыфікатар мікрасхемы гатовы, ядра Unique Chip ID Intel Arria 10 FPGA IP і Unique Chip ID Intel Cyclone 10 GX FPGA IP падаюць сігнал data_valid і спыняюць JTAG доступ.

Заўвага: Дазвольце затрымку, эквівалентную tCD2UM, пасля поўнай канфігурацыі чыпа, перш чым спрабаваць прачытаць унікальны ідэнтыфікатар чыпа. Каб даведацца пра значэнне tCD2UM, звярніцеся да адпаведнай табліцы дадзеных прылады.

Скід ідэнтыфікатара мікрасхемы Intel FPGA IP Core

Каб скінуць ядро ​​IP, вы павінны падаць сігнал скіду не менш за дзесяць тактаў. Пасля адмены сігналу скіду ядро ​​IP перачытвае унікальны ідэнтыфікатар мікрасхемы з блока ідэнтыфікатараў засцерагальніка. Ядро IP сцвярджае сігнал data_valid пасля завяршэння аперацыі.

Заўвага: Для прылад Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V і Cyclone V не скідайце ядро ​​IP прынамсі да tCD2UM пасля поўнай ініцыялізацыі чыпа. Каб даведацца пра значэнне tCD2UM, звярніцеся да адпаведнай табліцы дадзеных прылады.

Chip ID Intel FPGA IP Cores Архіў кіраўніцтва карыстальніка

Калі версія ядра IP адсутнічае ў спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі ядра IP.

Версія IP Core	Кіраўніцтва карыстальніка
18.1	Chip ID Intel FPGA IP Cores Кіраўніцтва карыстальніка
18.0	Chip ID Intel FPGA IP Cores Кіраўніцтва карыстальніка

Гісторыя версій дакумента для Chip ID Intel FPGA IP Cores Кіраўніцтва карыстальніка

Версія дакумента	Intel Quartus® Першая версія	Змены
2022.09.26	20.3	Выдалены Лепшыя практыкі кіравання праектамі спасылка. Абноўлены Функцыянальнае апісанне у Chip ID Intel Stratix 10 FPGA IP Core. Абноўлены Функцыянальнае апісанне у Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Абноўлена апісанне партоў clkin і resetports у табліцы: Ідэнтыфікатар мікрасхемы Intel FPGA IP Core Ports Апісанне каб уключыць дэталі Intel MAX 10. Абноўлены Скід ідэнтыфікатара мікрасхемы Intel FPGA IP Core раздзел, каб уключыць падтрымку прылады Intel MAX 10.
2019.05.17	19.1	Абноўлены Скід ідэнтыфікатара мікрасхемы Intel Stratix 10 FPGA IP Core тэма, каб дадаць другую заўвагу адносна рэкамендацый па стварэнні экземпляраў ядра IP.
2019.02.19	18.1	Дададзена падтрымка прылад Intel MAX 10 у Ядра IP і падтрымоўваныя прылады стол.
2018.12.24	18.1	Дадаў Chip ID Intel FPGA IP Cores Архіў кіраўніцтва карыстальніка раздзел.  Рэструктурызаваны дакумент, каб даць больш падрабязную інфармацыю аб адпаведных падтрымоўваных прыладах.
2018.06.08	18.0	Абноўлена чытанае апісанне порта. Абноўлена апісанне порта скіду.
2018.05.07	18.0	Дададзены порт Readid для Chip ID Intel Stratix 10 FPGA IP IP ядра.

 

Дата	Версія	Змены
снежань 2017 г	2017.12.11	Абноўлена назва дакумента з Кіраўніцтва карыстальніка Altera Unique Chip ID IP Core. Дададзена Падтрымка прылад раздзел.  Аб'яднаная і дапоўненая інфармацыя ад Altera Arria 10 Unique Chip ID IP Core Кіраўніцтва карыстальніка і Кіраўніцтва карыстальніка IP Core Stratix 10 Unique Chip ID. Перайменаваны ў Intel. Абноўлены Функцыянальнае апісанне. Дададзена падтрымка прылад Intel Cyclone 10 GX.
травень 2016 г	2016.05.02	Выдалена стандартная інфармацыя аб ядры IP і дададзена спасылка на Quartus Prime Handbook. Абноўлена нататка аб падтрымцы прылад Arria 10.
2014 верасня	2014.09.02	• Абноўлена назва дакумента, каб адлюстраваць новую назву ядра IP «Altera Unique Chip ID».

Дата	Версія	Змены
Жнівень 2014 г	2014.08.18	Абноўлены этапы параметрызацыі для старога рэдактара параметраў. Дададзена заўвага, што гэта ядро ​​IP не падтрымлівае дызайн Arria 10.
Чэрвень 2014 г	2014.06.30	Інфармацыя MegaWizard Plug-In Manager заменена каталогам IP. Дададзена стандартная інфармацыя аб абнаўленні ядраў IP. Дададзена стандартная інфармацыя аб усталяванні і ліцэнзаванні. Выдалена састарэлая інфармацыя аб узроўні падтрымкі прылады. Падтрымка асноўных прылад IP цяпер даступная ў каталогу IP і рэдактары параметраў.
2013 верасня	2013.09.20	Абноўлена: «Атрыманне ідэнтыфікатара мікрасхемы прылады FPGA» перафармулявана на «Атрыманне унікальнага ідэнтыфікатара мікрасхемы прылады FPGA»
Травень 2013 г	1.0	Першапачатковы выпуск.

Адправіць водгук

Дакументы / Рэсурсы

IP-ядры Intel Chip ID FPGA [pdfКіраўніцтва карыстальніка Chip ID FPGA IP ядра, Chip ID, FPGA IP ядра, IP ядра

Спасылкі

• Кіраўніцтва карыстальніка