אינהאַלט באַהאַלטן
1 ינטעל טשיפּ שייַן FPGA IP קאָרעס
2 פֿאַרבונדענע אינפֿאָרמאַציע
3 מיטל שטיצן
4 שפּאָן שייַן Intel Stratix 10 FPGA IP Core
5 פּאָרץ
6 אַקסעס שפּאָן ID Intel Stratix 10 FPGA IP דורך סיגנאַל טאַפּ
6.1 רעסעטטינג די טשיפּ שייַן Intel Stratix 10 FPGA IP Core
6.2 פֿאַרבונדענע אינפֿאָרמאַציע
6.3 אַקסעס די יינציק טשיפּ שייַן Intel Arria 10 FPGA IP און יינציק טשיפּ ID Intel Cyclone 10 GX FPGA IP דורך סיגנאַל טאַפּ
6.4 רעסעטטינג די טשיפּ שייַן Intel FPGA IP קאָר
6.5 שפּאָן שייַן Intel FPGA IP קאָרעס באַניצער גייד אַרטשיוועס
7 דאָקומענט רעוויזיע געשיכטע פֿאַר די טשיפּ שייַן Intel FPGA IP קאָרעס באַניצער גייד
8 דאָקומענטן / רעסאָורסעס
8.1 רעפערענצן
9 Related Posts

intel-LOGO

ינטעל טשיפּ שייַן FPGA IP קאָרעס

Intel-Chip-ID-FPGA-IP-Cores-PRODUCT

יעדער שטיצט Intel® FPGA האט אַ יינציק 64-ביסל שפּאָן שייַן. שפּאָן שייַן Intel FPGA IP קאָרעס לאָזן איר לייענען דעם שפּאָן שייַן פֿאַר מיטל לעגיטימאַציע.

פֿאַרבונדענע אינפֿאָרמאַציע

  • הקדמה צו Intel FPGA IP קאָרעס
    • גיט אַלגעמיינע אינפֿאָרמאַציע וועגן אַלע Intel FPGA IP קאָרעס, אַרייַנגערעכנט פּאַראַמעטערייזינג, דזשענערייטינג, אַפּגריידינג און סימיאַלייטינג IP קאָרעס.
  • דזשענערייטינג אַ קאַמביינד סימיאַלייטער סעטאַפּ סקריפּט
    • שאַפֿן סימיאַליישאַן סקריפּס וואָס טאָן ניט דאַרפן מאַנואַל דערהייַנטיקונגען פֿאַר ווייכווארג אָדער IP ווערסיע אַפּגריידז.

מיטל שטיצן

IP קאָרעס שטיצט דעוויסעס
שפּאָן שייַן Intel Stratix® 10 FPGA IP האַרץ Intel Stratix 10
יינציק טשיפּ שייַן Intel Arria® 10 FPGA IP האַרץ Intel Arria 10
יינציק טשיפּ ID Intel Cyclone® 10 GX FPGA IP האַרץ ינטעל סיקלאָון 10 גקס
יינציק טשיפּ שייַן Intel MAX® 10 FPGA IP Intel MAX 10
יינציק טשיפּ שייַן Intel FPGA IP האַרץ Stratix V Arria V Cyclone V

פֿאַרבונדענע אינפֿאָרמאַציע

  • יינציק טשיפּ שייַן Intel MAX 10 FPGA IP קאָר

שפּאָן שייַן Intel Stratix 10 FPGA IP Core

  • דער אָפּטיילונג באשרייבט די טשיפּ שייַן Intel Stratix 10 FPGA IP האַרץ.

פאַנגקשאַנאַל באַשרייַבונג

די דאַטן_וואַליד סיגנאַל סטאַרץ נידעריק אין דער ערשט שטאַט ווו קיין דאַטן זענען לייענען פֿון די מיטל. נאָך פידינג אַ הויך-צו-נידעריק דויפעק צו די לייענען אַרייַנשרייַב פּאָרט, די טשיפּ שייַן Intel Stratix 10 FPGA IP לייענט די יינציק שפּאָן שייַן. נאָך לייענען, די IP האַרץ באַשטעטיקט די דאַטן_וואַליד סיגנאַל צו אָנווייַזן אַז די יינציק שפּאָן שייַן ווערט אין די רעזולטאַט פּאָרט איז גרייט פֿאַר ריטריוואַל. די אָפּעראַציע ריפּיץ בלויז ווען איר באַשטעטיק די IP האַרץ. די chip_id [63:0] רעזולטאַט פּאָרט האלט די ווערט פון די יינציק שפּאָן שייַן ביז איר ריקאַנפיגיער די מיטל אָדער באַשטעטיק די IP האַרץ.

באַמערקונג: איר קענען נישט סימולירן די שפּאָן שייַן IP האַרץ ווייַל די IP האַרץ נעמט די ענטפער אויף שפּאָן שייַן דאַטן פֿון SDM. צו וואַלאַדייט דעם IP האַרץ, Intel רעקאַמענדז אַז איר דורכפירן ייַזנוואַרג אפשאצונג.

פּאָרץ

פיגורע 1: שפּאָן שייַן Intel Stratix 10 FPGA IP קאָר פּאָרץ

Intel-Chip-ID-FPGA-IP-Cores-FIG-1

טיש 2: שפּאָן שייַן Intel Stratix 10 FPGA IP קאָר פּאָרץ באַשרייַבונג

פּאָרט איך / אָ גרייס (ביסל) באַשרייַבונג
קלקין אַרייַנשרייַב 1 פידז זייגער סיגנאַל צו די שפּאָן שייַן בלאָק. די מאַקסימום שטיצט אָפטקייַט איז עקוויוואַלענט צו דיין סיסטעם זייגער.
באַשטעטיק אַרייַנשרייַב 1 סינטשראָנאָוס באַשטעטיק וואָס ריסעץ די IP האַרץ.

צו באַשטעטיק די IP האַרץ, באַשטעטיקן די באַשטעטיק סיגנאַל הויך פֿאַר בייַ מינדסטער 10 קלקין סייקאַלז.
data_valid רעזולטאַט 1 ינדיקייץ אַז די יינציק שפּאָן שייַן איז גרייט פֿאַר ריטריוואַל. אויב דער סיגנאַל איז נידעריק, די IP האַרץ איז אין ערשט שטאַט אָדער אין פּראָגרעס צו מאַסע דאַטן פֿון אַ קאָריק שייַן. נאָך די IP האַרץ באַשטעטיקט די סיגנאַל, די דאַטן זענען גרייט פֿאַר ריטריוואַל אין די chip_id [63..0] רעזולטאַט פּאָרט.
chip_id רעזולטאַט 64 ינדיקייץ די יינציק שפּאָן שייַן לויט זיין ריספּעקטיוו קאָריק שייַן אָרט. די דאַטן זענען גילטיק בלויז נאָך די IP האַרץ באַשטעטיקט די דאַטן_וואַליד סיגנאַל.

די ווערט ביי מאַכט-אַרויף ריסעץ צו 0.

די chip_id [63:0] רעזולטאַט פּאָרט האלט די ווערט פון די יינציק שפּאָן שייַן ביז איר ריקאַנפיגיער די מיטל אָדער באַשטעטיק די IP האַרץ.
לייענען אַרייַנשרייַב 1 דער רעאַדיד סיגנאַל איז געניצט צו לייענען די ID ווערט פון די מיטל. יעדער מאָל ווען דער סיגנאַל טוישן ווערט פון 1 צו 0, די IP האַרץ טריגערז די לייענען שייַן אָפּעראַציע.

איר מוזן פאָר די סיגנאַל צו 0 ווען אַניוזד. צו אָנהייבן די לייענען שייַן אָפּעראַציע, פאָר די סיגנאַל הויך פֿאַר בייַ מינדסטער 3 זייגער סייקאַלז, און ציען עס נידעריק. די IP האַרץ סטאַרץ צו לייענען די ווערט פון די שפּאָן שייַן.

אַקסעס שפּאָן ID Intel Stratix 10 FPGA IP דורך סיגנאַל טאַפּ

ווען איר טאַגאַל די רעדיד סיגנאַל, די טשיפּ שייַן Intel Stratix 10 FPGA IP האַרץ סטאַרץ צו לייענען די שפּאָן שייַן פֿון די Intel Stratix 10 מיטל. ווען די שפּאָן שייַן איז גרייט, די טשיפּ שייַן Intel Stratix 10 FPGA IP האַרץ באַשטעטיקט די דאַטן_וואַליד סיגנאַל און ענדס די JTAG צוטריט.

באַמערקונג: לאָזן אַ פאַרהאַלטן עקוויוואַלענט צו tCD2UM נאָך פול שפּאָן קאַנפיגיעריישאַן איידער פּרווון צו לייענען די יינציק שפּאָן שייַן. אָפּשיקן די ריספּעקטיוו מיטל דאַטאַשיט פֿאַר tCD2UM ווערט.

רעסעטטינג די טשיפּ שייַן Intel Stratix 10 FPGA IP Core

צו באַשטעטיק די IP האַרץ, איר מוזן באַשטעטיקן די באַשטעטיק סיגנאַל פֿאַר בייַ מינדסטער צען זייגער סייקאַלז.

באַמערקונג

  1. פֿאַר Intel Stratix 10 דעוויסעס, טאָן ניט באַשטעטיק די IP האַרץ ביז בייַ מינדסטער tCD2UM נאָך פול שפּאָן יניטיאַליזיישאַן. אָפּשיקן די ריספּעקטיוו מיטל דאַטאַשיט פֿאַר tCD2UM ווערט.
  2. פֿאַר IP-האַרץ ינסטאַנטיאַטיאָן גיידליינז, איר מוזן אָפּשיקן צו די Intel Stratix 10 Reset Release IP אָפּטיילונג אין די Intel Stratix 10 קאַנפיגיעריישאַן באַניצער גייד.
פֿאַרבונדענע אינפֿאָרמאַציע

Intel Stratix 10 קאַנפיגיעריישאַן באַניצער גייד

  • גיט מער אינפֿאָרמאַציע וועגן Intel Stratix 10 Reset Release IP.

שפּאָן שייַן Intel FPGA IP קאָרעס

דער אָפּטיילונג באשרייבט די פאלגענדע IP קאָרעס

  • יינציק טשיפּ שייַן Intel Arria 10 FPGA IP האַרץ
  • יינציק טשיפּ ID Intel Cyclone 10 GX FPGA IP האַרץ
  • יינציק טשיפּ שייַן Intel FPGA IP האַרץ

פאַנגקשאַנאַל באַשרייַבונג

די דאַטן_וואַליד סיגנאַל סטאַרץ נידעריק אין דער ערשט שטאַט ווו קיין דאַטן זענען לייענען פֿון די מיטל. נאָך פידינג אַ זייגער סיגנאַל צו די קלקין אַרייַנשרייַב פּאָרט, די טשיפּ שייַן Intel FPGA IP האַרץ לייענט די יינציק שפּאָן שייַן. נאָך לייענען, די IP האַרץ באַשטעטיקט די דאַטן_וואַליד סיגנאַל צו אָנווייַזן אַז די יינציק שפּאָן שייַן ווערט אין די רעזולטאַט פּאָרט איז גרייט פֿאַר ריטריוואַל. די אָפּעראַציע ריפּיץ בלויז ווען איר באַשטעטיק די IP האַרץ. די chip_id [63:0] רעזולטאַט פּאָרט האלט די ווערט פון די יינציק שפּאָן שייַן ביז איר ריקאַנפיגיער די מיטל אָדער באַשטעטיק די IP האַרץ.

באַמערקונג: די Intel Chip ID IP האַרץ האט נישט סימיאַליישאַן מאָדעל fileס. צו וואַלאַדייט דעם IP האַרץ, Intel רעקאַמענדז אַז איר דורכפירן ייַזנוואַרג אפשאצונג.

פיגורע 2: שפּאָן שייַן Intel FPGA IP קאָר פּאָרץ

Intel-Chip-ID-FPGA-IP-Cores-FIG-2

טיש 3: שפּאָן שייַן Intel FPGA IP קאָר פּאָרץ באַשרייַבונג

פּאָרט איך / אָ גרייס (ביסל) באַשרייַבונג
קלקין אַרייַנשרייַב 1 פידז זייגער סיגנאַל צו די שפּאָן שייַן בלאָק. די מאַקסימום שטיצט פריקוואַנסיז זענען ווי גייט:

• פֿאַר Intel Arria 10 און Intel Cyclone 10 GX: 30 MHz.

• פֿאַר Intel MAX 10, Stratix V, Arria V און Cyclone V: 100 MHz.
באַשטעטיק אַרייַנשרייַב 1 סינטשראָנאָוס באַשטעטיק וואָס ריסעץ די IP האַרץ.

צו באַשטעטיק די IP האַרץ, באַשטעטיקן די באַשטעטיק סיגנאַל הויך פֿאַר בייַ מינדסטער 10 קלקין סייקאַלז (1).

די chip_id [63:0] רעזולטאַט פּאָרט האלט די ווערט פון די יינציק שפּאָן שייַן ביז איר ריקאַנפיגיער די מיטל אָדער באַשטעטיק די IP האַרץ.
data_valid רעזולטאַט 1 ינדיקייץ אַז די יינציק שפּאָן שייַן איז גרייט פֿאַר ריטריוואַל. אויב דער סיגנאַל איז נידעריק, די IP האַרץ איז אין ערשט שטאַט אָדער אין פּראָגרעס צו מאַסע דאַטן פֿון אַ קאָריק שייַן. נאָך די IP האַרץ באַשטעטיקט די סיגנאַל, די דאַטן זענען גרייט פֿאַר ריטריוואַל אין די chip_id [63..0] רעזולטאַט פּאָרט.
chip_id רעזולטאַט 64 ינדיקייץ די יינציק שפּאָן שייַן לויט זיין ריספּעקטיוו קאָריק שייַן אָרט. די דאַטן זענען גילטיק בלויז נאָך די IP האַרץ באַשטעטיקט די דאַטן_וואַליד סיגנאַל.

די ווערט ביי מאַכט-אַרויף ריסעץ צו 0.
אַקסעס די יינציק טשיפּ שייַן Intel Arria 10 FPGA IP און יינציק טשיפּ ID Intel Cyclone 10 GX FPGA IP דורך סיגנאַל טאַפּ

באַמערקונג: די Intel Arria 10 און Intel Cyclone 10 GX שפּאָן שייַן איז ינאַקסעסאַבאַל אויב איר האָבן אנדערע סיסטעמען אָדער IP קאָרעס אַקסעס די JTAG סיימאַלטייניאַסלי. פֿאַר עקסampדי, די סיגנאַל טאַפּ וו לאָגיק אַנאַליזער, טראַנססעיווער טאָאָלקיט, אין-סיסטעם סיגנאַלז אָדער פּראָבעס, און די SmartVID קאָנטראָללער IP האַרץ.

ווען איר טאַגאַל די באַשטעטיק סיגנאַל, די יינציק טשיפּ שייַן Intel Arria 10 FPGA IP און יינציק טשיפּ ID Intel Cyclone 10 GX FPGA IP קאָרעס אָנהייבן לייענען די שפּאָן שייַן פֿון די Intel Arria 10 אָדער Intel Cyclone 10 GX מיטל. ווען די שפּאָן שייַן איז גרייט, די יינציק טשיפּ שייַן Intel Arria 10 FPGA IP און יינציק טשיפּ שייַן Intel Cyclone 10 GX FPGA IP קאָרעס באַשטעטיקן די דאַטן_וואַליד סיגנאַל און ענדס די JTAG צוטריט.

באַמערקונג: לאָזן אַ פאַרהאַלטן עקוויוואַלענט צו tCD2UM נאָך פול שפּאָן קאַנפיגיעריישאַן איידער פּרווון צו לייענען די יינציק שפּאָן שייַן. אָפּשיקן די ריספּעקטיוו מיטל דאַטאַשיט פֿאַר tCD2UM ווערט.

רעסעטטינג די טשיפּ שייַן Intel FPGA IP קאָר

צו באַשטעטיק די IP האַרץ, איר מוזן באַשטעטיקן די באַשטעטיק סיגנאַל פֿאַר בייַ מינדסטער צען זייגער סייקאַלז. נאָך באַשטעטיק די באַשטעטיק סיגנאַל, די IP האַרץ רירעדט די יינציק שפּאָן שייַן פֿון די קאָריק שייַן בלאָק. די IP האַרץ באַשטעטיקט די דאַטן_וואַליד סיגנאַל נאָך קאַמפּליטינג די אָפּעראַציע.

באַמערקונג: פֿאַר Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V און Cyclone V דעוויסעס, טאָן ניט באַשטעטיק די IP האַרץ ביז לפּחות tCD2UM נאָך פול שפּאָן יניטיאַליזיישאַן. אָפּשיקן די ריספּעקטיוו מיטל דאַטאַשיט פֿאַר tCD2UM ווערט.

שפּאָן שייַן Intel FPGA IP קאָרעס באַניצער גייד אַרטשיוועס

אויב אַן IP האַרץ ווערסיע איז נישט ליסטעד, דער באַניצער פירער פֿאַר די פריערדיקע IP האַרץ ווערסיע אַפּלייז.

IP קאָר ווערסיע באַניצער גייד
18.1 שפּאָן שייַן Intel FPGA IP קאָרעס באַניצער גייד
18.0 שפּאָן שייַן Intel FPGA IP קאָרעס באַניצער גייד

דאָקומענט רעוויזיע געשיכטע פֿאַר די טשיפּ שייַן Intel FPGA IP קאָרעס באַניצער גייד

דאָקומענט ווערסיע Intel Quartus® הויפּט ווערסיע ענדערונגען
2022.09.26 20.3
  • אַוועקגענומען בעסטער פּראַקטיסיז פֿאַר פּראָיעקט מאַנאַגעמענט לינק.
  • דערהייַנטיקט פאַנגקשאַנאַל באַשרייַבונג אין טשיפּ שייַן Intel Stratix 10 FPGA IP Core.
  • דערהייַנטיקט פאַנגקשאַנאַל באַשרייַבונג אין טשיפּ שייַן Intel FPGA IP קאָרעס.
2020.10.05 20.3
  • דערהייַנטיקט די באַשרייַבונג פון די קלקין און ריסעטפּאָרץ אין טיש: שפּאָן שייַן Intel FPGA IP קאָר פּאָרץ באַשרייַבונג צו אַרייַננעמען Intel MAX 10 דעטאַילס.
  • דערהייַנטיקט די רעסעטטינג די טשיפּ שייַן Intel FPGA IP קאָר אָפּטיילונג צו אַרייַננעמען שטיצן פֿאַר די Intel MAX 10 מיטל.
2019.05.17 19.1 דערהייַנטיקט די רעסעטטינג די טשיפּ שייַן Intel Stratix 10 FPGA IP Core טעמע צו לייגן אַ צווייט טאָן וועגן IP האַרץ ינסטאַנטיאַטיאָן גיידליינז.
2019.02.19 18.1 צוגעלייגט שטיצן פֿאַר די Intel MAX 10 דעוויסעס אין די IP קאָרעס און די סופּפּאָרטעד דעוויסעס טיש.
2018.12.24 18.1
  • צוגעגעבן די שפּאָן שייַן Intel FPGA IP קאָרעס באַניצער גייד אַרטשיוועס אָפּטיילונג.
  •  ריסטראַקטשערד דעם דאָקומענט צו צושטעלן מער דעטאַילס אויף די ריספּעקטיוו געשטיצט דעוויסעס.
2018.06.08 18.0
  • דערהייַנטיקט די לייענען פּאָרט באַשרייַבונג.
  • דערהייַנטיקט די באַשטעטיק פּאָרט באַשרייַבונג.
2018.05.07 18.0 צוגעלייגט לייענען פּאָרט פֿאַר טשיפּ שייַן Intel Stratix 10 FPGA IP IP האַרץ.

 

טאָג ווערסיע ענדערונגען
דעצעמבער 2017 2017.12.11
  •  דערהייַנטיקט דאָקומענט טיטל פון אַלטעראַ יינציק טשיפּ שייַן IP קאָר באַניצער גייד.
  • צוגעגעבן מיטל שטיצן אָפּטיילונג.
  •  קאַמביינד און צוגעגעבן אינפֿאָרמאַציע פון Altera Arria 10 יינציק שפּאָן שייַן IP קאָר באַניצער גייד און Stratix 10 יינציק טשיפּ שייַן IP קאָר באַניצער גייד.
  • ריבראַנדעד צו Intel.
  • דערהייַנטיקט פאַנגקשאַנאַל באַשרייַבונג.
  • צוגעלייגט Intel Cyclone 10 GX מיטל שטיצן.
מאי 2016 2016.05.02
  •  אַוועקגענומען נאָרמאַל IP האַרץ אינפֿאָרמאַציע און צוגעגעבן לינק צו Quartus Prime Handbook.
  • דערהייַנטיקט באַמערקונג וועגן די שטיצן פון Arria 10 מיטל.
סעפטעמבער, 2014 2014.09.02 • דערהייַנטיקט דאָקומענט טיטל צו פאַרטראַכטנ די נייַ נאָמען פון "אַלטעראַ יינציק טשיפּ שייַן" IP האַרץ.
טאָג ווערסיע ענדערונגען
אויגוסט, 2014 2014.08.18
  • דערהייַנטיקט פּאַראַמעטעריזאַטיאָן סטעפּס פֿאַר לעגאַט פּאַראַמעטער רעדאַקטאָר.
  • צוגעלייגט צו טאָן אַז די IP האַרץ שטיצט נישט Arria 10 דיזיינז.
יוני, 2014 2014.06.30
  • ריפּלייסט MegaWizard פּלוג-אין מאַנאַגער אינפֿאָרמאַציע מיט IP קאַטאַלאָג.
  • צוגעלייגט נאָרמאַל אינפֿאָרמאַציע וועגן אַפּגריידינג IP קאָרעס.
  • צוגעלייגט נאָרמאַל ייַנמאָנטירונג און לייסאַנסינג אינפֿאָרמאַציע.
  • אַוועקגענומען אַוטדייטיד מיטל שטיצן מדרגה אינפֿאָרמאַציע. שטיצן פֿאַר IP האַרץ מיטל איז איצט בנימצא אין IP קאַטאַלאָג און פּאַראַמעטער רעדאַקטאָר.
סעפטעמבער, 2013 2013.09.20 דערהייַנטיקט צו ריוואָרד "אַקוויירינג די שפּאָן שייַן פון אַ FPGA מיטל" צו "אַקוויירינג די יינציק שפּאָן שייַן פון אַ FPGA מיטל"
מאי , 2013 1.0 ערשט מעלדונג.

שיקן באַמערקונגען

דאָקומענטן / רעסאָורסעס

ינטעל טשיפּ שייַן FPGA IP קאָרעס [pdfבאַניצער גייד
שפּאָן שייַן FPGA IP קאָרעס, שפּאָן שייַן, FPGA IP קאָרעס, IP קאָרעס

רעפערענצן

Related Posts

לאָזן אַ באַמערקונג

דיין בליצפּאָסט אַדרעס וועט נישט זיין ארויס. פארלאנגט פעלדער זענען אנגעצייכנט *