ינטעל אַן 837 פּלאַן גיידליינז פֿאַר HDMI FPGA IP
פּלאַן גיידליינז פֿאַר HDMI Intel® FPGA IP
די פּלאַן גיידליינז העלפֿן איר ינסטרומענט די הויך-דעפֿיניציע מולטימעדיאַ צובינד (HDMI) Intel FPGA IPs ניצן FPGA דעוויסעס. די גיידליינז פאַסילאַטייט ברעט דיזיינז פֿאַר די HDMI Intel® FPGA IP ווידעא ינטערפייסיז.
- HDMI Intel FPGA IP באַניצער גייד
- אַן 745: פּלאַן גיידליינז פֿאַר Intel FPGA DisplayPort צובינד
HDMI Intel FPGA IP פּלאַן גיידליינז
די HDMI Intel FPGA צובינד האט יבערגאַנג מינימיזעד דיפערענטשאַל סיגנאַלינג (TMDS) דאַטן און זייגער טשאַנאַלז. די צובינד אויך קאַריז אַ ווידעא עלעקטראָניק סטאַנדאַרדס אַססאָסיאַטיאָן (VESA) Display Data Channel (DDC). די TMDS טשאַנאַלז פירן ווידעא, אַודיאָ און אַגזיליערי דאַטן. די DDC איז באזירט אויף I2C פּראָטאָקאָל. די HDMI Intel FPGA IP האַרץ ניצט די DDC צו לייענען עקסטענדעד ווייַז לעגיטימאַציע דאַטאַ (EDID) און וועקסל קאַנפיגיעריישאַן און סטאַטוס אינפֿאָרמאַציע צווישן אַ HDMI מקור און זינקען.
HDMI Intel FPGA IP באָרד פּלאַן עצות
ווען איר פּלאַן דיין HDMI Intel FPGA IP סיסטעם, באַטראַכטן די פאלגענדע ברעט פּלאַן עצות.
- ניצן ניט מער ווי צוויי וויאַס פּער שפּור און ויסמיידן דורך סטאַבס
- גלייַכן די דיפערענטשאַל פּאָר ימפּידאַנס צו די ימפּידאַנס פון די קאַנעקטער און קאַבלע פֿאַרזאַמלונג (100 אָום ± 10%)
- מינאַמייז ינטער-פּאָר און ינטראַ-פּער סקיוז צו טרעפן די TMDS סיגנאַל סקיוז פאָדערונג
- ויסמיידן רוטינג אַ דיפערענטשאַל פּאָר איבער אַ ריס אין די ונטער פלאַך
- ניצן נאָרמאַל הויך-גיכקייַט פּקב פּלאַן פּראַקטיסיז
- ניצן מדרגה שיפטערס צו טרעפן עלעקטריקאַל העסקעם ביי ביידע טקס און רקס
- ניצן שטאַרק קייבאַלז, אַזאַ ווי Cat2 קאַבלע פֿאַר HDMI 2.0
סכעמאַטיש דיאַגראַמז
די Bitec סכעמאַטיש דייאַגראַמז אין די צוגעשטעלט פֿאַרבינדונגען אילוסטרירן די טאַפּאַלאַדזשי פֿאַר די Intel FPGA אַנטוויקלונג באָרדז. ניצן HDMI 2.0 לינק טאָפּאָלאָגי ריקווייערז איר צו טרעפן די 3.3 V עלעקטריקאַל העסקעם. צו טרעפן די 3.3 V העסקעם אויף Intel FPGA דעוויסעס, איר דאַרפֿן צו נוצן אַ מדרגה שיפטער. ניצן אַ דק-קאַפּט רידריווער אָדער רעטימער ווי די מדרגה שיפטער פֿאַר די טראַנסמיטער און ופנעמער.
די פונדרויסנדיק פאַרקויפער דעוויסעס זענען TMDS181 און TDP158RSBT, ביידע פליסנדיק אויף DCcoupled פֿאַרבינדונגען. איר דאַרפֿן אַ געהעריק ציען-אַרויף אין CEC שורות צו ענשור פאַנגקשאַנאַליטי ווען ינטער-אַפּערייטינג מיט אנדערע קאַנסומער ווייַט קאָנטראָל דעוויסעס. די Bitec סכעמאַטיש דייאַגראַמז זענען CTS-סערטאַפייד. סערטאַפאַקיישאַן איז, אָבער, פּראָדוקט-מדרגה ספּעציפיש. פּלאַטפאָרם דיזיינערז זענען אַדווייזד צו באַווייַזן די לעצט פּראָדוקט פֿאַר געהעריק פאַנגקשאַנאַליטי.
פֿאַרבונדענע אינפֿאָרמאַציע
- סכעמאַטיש דיאַגראַמע פֿאַר HSMC HDMI טאָכטער קאָרט רעוויזיע 8
- סכעמאַטיש דיאַגראַמע פֿאַר FMC HDMI טאָכטער קאָרט רעוויזיע 11
- סכעמאַטיש דיאַגראַמע פֿאַר FMC HDMI טאָכטער קאָרט רעוויזיע 6
הייס פּלוג דעטעקט (HPD)
דער HPD סיגנאַל דעפּענדס אויף די ינקאַמינג + 5 וו מאַכט סיגנאַל, למשלampאָבער, די HPD שפּילקע קען זיין באשטעטיקט בלויז ווען די + 5V מאַכט סיגנאַל פון די מקור איז דיטעקטאַד. צו צובינד מיט אַ FPGA, איר דאַרפֿן צו איבערזעצן די 5V HPD סיגנאַל צו די FPGA I / O voltagE מדרגה (VCCIO), ניצן אַ וואָלtagא מדרגה יבערזעצער אַזאַ ווי TI TXB0102, וואָס האט נישט ינאַגרייטיד פּול-אַרויף רעסיסטאָרס. אַ HDMI מקור דאַרף צו ציען אַראָפּ די HPD סיגנאַל אַזוי אַז עס קענען פאַרלאָזלעך דיפערענשיייט צווישן אַ פלאָוטינג HPD סיגנאַל און אַ הויך וואָקtagE מדרגה HPD סיגנאַל. אַ HDMI זינקען + 5 וו מאַכט סיגנאַל מוזן זיין איבערגעזעצט צו FPGA I/O voltagE מדרגה (VCCIO). דער סיגנאַל מוזן זיין שוואַך פּולד אַראָפּ מיט אַ רעסיסטאָר (10 ק) צו דיפערענשיייט אַ פלאָוטינג + 5 וו מאַכט סיגנאַל ווען נישט געטריבן דורך אַ HDMI מקור. אַ HDMI מקור + 5 וו מאַכט סיגנאַל האט אַ אָוווערקראַנט שוץ פון ניט מער ווי 0.5 אַ.
HDMI Intel FPGA IP Display Data Channel (DDC)
די HDMI Intel FPGA IP DDC איז באזירט אויף די I2C סיגנאַלז (SCL און SDA) און דאַרפן ציען-אַרויף רעסיסטאָרס. צו צובינד מיט אַן Intel FPGA, איר דאַרפֿן צו איבערזעצן די 5V SCL און SDA סיגנאַל מדרגה צו די FPGA I / O vol.tagE מדרגה (VCCIO) ניצן אַ וואָלtagא מדרגה איבערזעצער, אַזאַ ווי TI TXS0102 ווי געוויינט אין די Bitec HDMI 2.0 טאָכטער קאָרט. די TI TXS0102 וואָלtagדי מדרגה יבערזעצער מיטל ינטאַגרייץ ינערלעך ציען-אַרויף ריזיסטערז אַזוי אַז קיין אויף-ברעט ציען-אַרויף ריזיסטערז זענען דארף.
דאָקומענט רעוויזיע געשיכטע פֿאַר אַן 837: פּלאַן גיידליינז פֿאַר HDMI Intel FPGA IP
| דאָקומענט ווערסיע | ענדערונגען |
| 2019.01.28 |
|
| טאָג | ווערסיע | ענדערונגען |
| יאנואר 2018 | 2018.01.22 | ערשט מעלדונג.
באַמערקונג: דער דאָקומענט כּולל HDMI Intel FPGA פּלאַן גיידליינז וואָס זענען אַוועקגענומען פון AN 745: פּלאַן גיידליינז פֿאַר DisplayPort און HDMI ינטערפייסיז און ריניימד AN 745: פּלאַן גיידליינז פֿאַר Intel FPGA DisplayPort צובינד. |
Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז די פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס.
אנדערע נעמען און בראַנדז קענען זיין קליימד ווי די פאַרמאָג פון אנדערע.
ID: 683677
ווערסיע: 2019-01-28
דאָקומענטן / רעסאָורסעס
 |
ינטעל אַן 837 פּלאַן גיידליינז פֿאַר HDMI FPGA IP [pdfבאַניצער גייד AN 837 דיזיין גיידליינז פֿאַר HDMI FPGA IP, AN 837, דיזיין גיידליינז פֿאַר HDMI FPGA IP, גיידליינז פֿאַר HDMI FPGA IP, HDMI FPGA IP |
