F-Tile Interlaken Intel FPGA IP Design Example

Mwongozo wa Kuanza Haraka

Msingi wa IP wa F-Tile Interlaken Intel® FPGA hutoa benchi ya majaribio ya kuiga. Usanifu wa maunzi kwa mfanoample inayoauni ujumuishaji na majaribio ya maunzi itapatikana katika toleo la 21.4 la programu ya Intel Quartus® Prime Pro Edition. Unapotengeneza muundo wa zamaniampna, mhariri wa parameta huunda kiotomati files muhimu kuiga, kukusanya, na kujaribu muundo.
Benchi ya majaribio na muundo wa zamaniample inasaidia hali ya NRZ na PAM4 kwa vifaa vya F-tile. Msingi wa IP wa F-Tile Interlaken Intel FPGA hutoa muundo wa zamaniamples kwa michanganyiko ifuatayo inayotumika ya idadi ya njia na viwango vya data.

IP Inayotumika Mchanganyiko wa Idadi ya Njia na Viwango vya Data
Mchanganyiko ufuatao unatumika katika toleo la 21.3 la programu ya Intel Quartus Prime Pro Edition. Michanganyiko mingine yote itatumika katika toleo la baadaye la Toleo la Intel Quartus Prime Pro.

Idadi ya Njia	Kiwango cha Njia (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Ndiyo	-	Ndiyo	Ndiyo	-
6	-	-	-	Ndiyo	Ndiyo
8	-	-	Ndiyo	Ndiyo	-
10	-	-	Ndiyo	Ndiyo	-
12	-	Ndiyo	Ndiyo	Ndiyo	-

Kielelezo 1.Hatua za Maendeleo za Kubuni Example

Kumbuka: Ukusanyaji na Majaribio ya Vifaa vitapatikana katika toleo la 21.4 la programu ya Intel Quartus Prime Pro Edition.
Muundo msingi wa IP wa F-Tile Interlaken Intel FPGA wa zamaniample inasaidia vipengele vifuatavyo:

• TX ya ndani hadi hali ya mfululizo ya kitanzi cha RX
• Hutengeneza kiotomatiki pakiti za saizi isiyobadilika
• Uwezo wa msingi wa kuangalia pakiti
• Uwezo wa kutumia Dashibodi ya Mfumo kuweka upya muundo kwa madhumuni ya kujaribu tena

Mchoro 2. Mchoro wa Block wa ngazi ya juu

Habari Zinazohusiana

• Mwongozo wa Mtumiaji wa F-Tile Interlaken Intel FPGA IP
• Vidokezo vya Kutolewa vya IP vya F-Tile Interlaken Intel FPGA

Mahitaji ya Vifaa na Programu

Ili kujaribu example design, tumia maunzi na programu zifuatazo:

• Toleo la programu ya Intel Quartus Prime Pro 21.3
• Console ya Mfumo
• Simulator Inayotumika:
  • Muhtasari* VCS*
  • Synopsy VCS MX
  • Siemens* EDA ModelSim* SE au Questa*

Kumbuka:  Usaidizi wa maunzi kwa muundo wa zamaniample itapatikana katika toleo la programu ya Intel Quartus Prime Pro Edition 21.4.

Kuzalisha Kubuni

Kielelezo cha 3. Utaratibu

Fuata hatua hizi ili kuzalisha muundo wa zamaniample na testbench:

1. Katika programu ya Intel Quartus Prime Pro Edition, bofya File ➤ Mchawi Mpya wa Mradi ili kuunda mradi mpya wa Intel Quartus Prime, au ubofye File ➤ Fungua Mradi ili kufungua mradi uliopo wa Intel Quartus Prime. Mchawi hukuhimiza kutaja kifaa.
2. Bainisha kifaa cha familia ya Agilex na uchague kifaa kilicho na F-Tile kwa muundo wako.
3. Katika Katalogi ya IP, pata na ubofye mara mbili F-Tile Interlaken Intel FPGA IP. Dirisha Mpya la Tofauti ya IP inaonekana.
4. Bainisha jina la kiwango cha juu kwa tofauti yako maalum ya IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip.
5. Bofya Sawa. Mhariri wa parameter inaonekana.

Kielelezo 4. KutampKichupo cha Kubuni

6. Kwenye kichupo cha IP, taja vigezo vya tofauti yako ya msingi wa IP.
7. Juu ya Kutampkwenye kichupo cha Kubuni, chagua chaguo la Simulation ili kutoa testbench.
Kumbuka: Chaguo la awali ni la vifaa vya zamaniample design, ambayo itapatikana katika toleo la programu ya Intel Quartus Prime Pro Edition 21.4.
8. Kwa Umbizo la HDL Iliyozalishwa, chaguo la Verilog na VHDL linapatikana.
9. Bofya Tengeneza Kutampna Ubunifu. Chaguo la KutampDirisha la Saraka ya Usanifu inaonekana.
10. Ikiwa unataka kurekebisha muundo wa zamaniample saraka au jina kutoka kwa chaguo-msingi zilizoonyeshwa (ilk_f_0_example_design), vinjari kwa njia mpya na uandike muundo mpya wa zamaniampjina la saraka.
11. Bonyeza Sawa.

Kumbuka: Katika muundo wa IP wa F-Tile Interlaken Intel FPGA wa zamaniampna, SystemPLL huwekwa kiotomatiki, na kuunganishwa kwa msingi wa IP wa F-Tile Interlaken Intel FPGA. Njia ya uongozi wa SystemPLL katika muundo wa zamaniample ni:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL katika muundo wa zamaniample inashiriki saa sawa ya kumbukumbu ya 156.26 MHz kama Transceiver.

Muundo wa Saraka

Msingi wa IP wa F-Tile Interlaken Intel FPGA hutoa yafuatayo files kwa muundo wa zamaniample:
Kielelezo 5. Muundo wa Saraka

Jedwali 2. Muundo wa maunzi Example File Maelezo
Haya files ziko kwenyeample_installation_dir>/ilk_f_0_example_design directory.

File Majina	Maelezo
example_design.qpf	Mradi wa Intel Quartus Prime file.
example_design.qsf	Mipangilio ya mradi wa Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Kizuizi cha Muundo wa Synopsy file. Unaweza kunakili na kurekebisha kwa muundo wako mwenyewe.
sysconsole_testbench.tcl	Kuu file kwa kupata Console ya Mfumo

Kumbuka: Usaidizi wa maunzi kwa muundo wa zamaniample itapatikana katika toleo la programu ya Intel Quartus Prime Pro Edition 21.4.

Jedwali 3. Testbench File Maelezo

Hii file iko katikaample_installation_dir>/ilk_f_0_example_design/ exampsaraka ya le_design/rtl.

File Jina	Maelezo
top_tb.sv	Testbench ya kiwango cha juu file.

Jedwali 4. Hati za Testbench

Haya files ziko kwenyeample_installation_dir>/ilk_f_0_example_design/ exampsaraka ya le_design/testbench

File Jina	Maelezo
run_vcs.sh	Hati ya Synopsys VCS ya kuendesha jaribio.
run_vcsmx.sh	Hati ya Synopsys VCS MX ya kuendesha testbench.
run_mentor.tcl	Hati ya Siemens EDA ModelSim SE au Questa ili kuendesha jaribio.

Kuiga Usanifu Exampkwenye Testbench

Kielelezo 6. Utaratibu

Fuata hatua hizi ili kuiga testbench:

1. Kwa haraka ya amri, badilisha kwenye saraka ya simulation ya testbench. Njia ya saraka niample_installation_dir>/example_design/ testbench.
2. Endesha hati ya uigaji kwa kiigaji kinachotumika cha chaguo lako. Hati inakusanya na kuendesha testbench kwenye simulator. Hati yako inapaswa kuangalia kuwa hesabu za SOP na EOP zinalingana baada ya uigaji kukamilika.

Jedwali 5. Hatua za Kuendesha Simulizi

Mwimbaji	Maagizo
VCS	Katika mstari wa amri, chapa:   sh run_vcs.sh
VCS MX	Katika mstari wa amri, chapa:   sh run_vcsmx.sh
ModelSim SE au Questa	Katika mstari wa amri, chapa:   vsim -fanya run_mentor.tcl Ikiwa unapendelea kuiga bila kuleta ModelSim GUI, chapa:   vsim -c -fanya run_mentor.tcl

3. Chambua matokeo. Uigaji uliofaulu hutuma na kupokea pakiti, na kuonyesha "Jaribio IMEPITIWA".

Testbench kwa muundo wa zamaniample inakamilisha kazi zifuatazo:

• Huanzisha msingi wa IP wa F-Tile Interlaken Intel FPGA.
• Inachapisha hali ya PHY.
• Hukagua ulandanishi wa metaframe (SYNC_LOCK) na mipaka ya neno (zuia) (WORD_LOCK).
• Inasubiri njia za kibinafsi zifungwe na kupangiliwa.
• Huanza kusambaza pakiti.
• Hundi ya takwimu za pakiti:
  • Makosa ya CRC24
  • SOPs
  • EOPs

Ifuatayo sample pato linaonyesha jaribio la kuiga lililofanikiwa:

Kuandaa Kubuni Example

1. Hakikisha wa zamaniamputengenezaji wa muundo umekamilika.
2. Katika programu ya Intel Quartus Prime Pro Edition, fungua mradi wa Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Kwenye menyu ya Uchakataji, bofya Anza Kukusanya.

Kubuni Example Maelezo

Ubunifu wa zamaniample huonyesha utendakazi wa msingi wa IP wa Interlaken.

Kubuni Example Components

Example design huunganisha saa za marejeleo za mfumo na PLL na vipengele vinavyohitajika vya kubuni. Exampmuundo wa le husanidi msingi wa IP katika hali ya ndani ya kurudi nyuma na hutengeneza pakiti kwenye kiolesura cha uhamishaji data cha mtumiaji wa IP TX. Msingi wa IP hutuma pakiti hizi kwenye njia ya ndani ya kitanzi kupitia transceiver.
Baada ya mpokeaji wa msingi wa IP kupokea pakiti kwenye njia ya kitanzi, huchakata pakiti za Interlaken na kuzisambaza kwenye kiolesura cha uhamishaji data cha RX. Example design hukagua ikiwa pakiti zimepokelewa na kusambazwa zinalingana.
Muundo wa zamani wa IP wa F-Tile Interlaken Intelample ni pamoja na vipengele vifuatavyo:

1. F-Tile Interlaken msingi wa IP wa Intel FPGA
2. Jenereta ya Pakiti na Kikagua Pakiti
3. Marejeleo ya F-Tile na Saa za Mfumo wa PLL Intel FPGA IP msingi

Ishara za Kiolesura

Jedwali 6. Kubuni Example Ishara za Kiolesura

Jina la bandari	Mwelekeo	Upana (Biti)	Maelezo
mgmt_clk	Ingizo	1	Ingizo la saa ya mfumo. Masafa ya saa lazima iwe 100 MHz.
pll_ref_clk	Ingizo	1	Saa ya kumbukumbu ya transceiver. Inaendesha RX CDR PLL.
rx_pini	Ingizo	Idadi ya vichochoro	Mpokeaji PIN ya data ya SEDES.
tx_pin	Pato	Idadi ya vichochoro	Sambaza PIN ya data ya SERDES.
rx_pin_n(1)	Ingizo	Idadi ya vichochoro	Mpokeaji PIN ya data ya SEDES.
tx_pin_n(1)	Pato	Idadi ya vichochoro	Sambaza PIN ya data ya SERDES.
mac_clk_pll_ref	Ingizo	1	Ishara hii lazima iendeshwe na PLL na lazima itumie chanzo sawa cha saa kinachoendesha pll_ref_clk. Mawimbi haya yanapatikana tu katika tofauti za vifaa vya hali ya PAM4.
usr_pb_reset_n	Ingizo	1	Kuweka upya mfumo.

(1) Inapatikana katika vibadala vya PAM4 pekee.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
*Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.

Ramani ya usajili

Kumbuka:

• Kubuni Exampanwani ya usajili huanza na 0x20** huku anwani ya msingi ya rejista ya IP ya Interlaken inaanza na 0x10**.
• Anwani ya rejista ya PHY huanza na 0x30** huku anwani ya rejista ya F-tile inaanza na 0x40**. Rejista ya FEC inapatikana tu katika hali ya PAM4.
• Msimbo wa ufikiaji: RO—Soma Pekee, na RW—Soma/Andika.
• Dashibodi ya mfumo inasoma muundo wa zamaniample husajili na kuripoti hali ya jaribio kwenye skrini.

Jedwali 7. Kubuni Exampna Ramani ya Usajili

Kukabiliana	Jina	Ufikiaji	Maelezo
8'h00	Imehifadhiwa
8'h01	Imehifadhiwa
8'h02	Weka upya mfumo wa PLL	RO	Biti zifuatazo zinaonyesha ombi la kuweka upya PLL ya mfumo na kuwezesha thamani: • Bit [0] - sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Njia ya RX imepangiliwa	RO	Inaonyesha mpangilio wa njia ya RX.
8'h04	NENO limefungwa	RO	[NUM_LANES–1:0] – Utambulisho wa mipaka wa Neno (zulia).
8'h05	Usawazishaji umefungwa	RO	[NUM_LANES–1:0] – Usawazishaji wa Metaframe.
8'h06 - 8'h09	Idadi ya makosa ya CRC32	RO	Inaonyesha hesabu ya makosa ya CRC32.
8'h0A	Idadi ya makosa ya CRC24	RO	Inaonyesha hesabu ya makosa ya CRC24.
8'h0B	Ishara ya kufurika/chini ya maji	RO	Biti zifuatazo zinaonyesha: • Kidogo [3] - mawimbi ya mtiririko wa chini ya TX • Bit [2] - ishara ya TX ya kufurika • Kidogo [1] - mawimbi ya kufurika ya RX
8'h0C	Idadi ya SOP	RO	Inaonyesha idadi ya SOP.
8'h0D	Idadi ya EOP	RO	Inaonyesha idadi ya EOP
8'h0E	Idadi ya makosa	RO	Inaonyesha idadi ya makosa yafuatayo: • Kupotea kwa mpangilio wa njia • Neno la udhibiti haramu • Mchoro usio halali wa uundaji • Kiashiria cha SOP au EOP kinakosekana
8'h0F	send_data_mm_clk	RW	Andika 1 hadi biti [0] ili kuwezesha mawimbi ya jenereta.
8'h10	Hitilafu ya kusahihisha		Inaonyesha hitilafu ya kusahihisha. (Hitilafu ya data ya SOP, hitilafu ya nambari ya kituo, na hitilafu ya data ya PLD)
8'h11	Mfumo wa PLL lock	RO	Bit [0] inaonyesha kiashiria cha kufuli cha PLL.
8'h14	Idadi ya TX SOP	RO	Inaonyesha idadi ya SOP inayozalishwa na jenereta ya pakiti.
8'h15	Hesabu ya TX EOP	RO	Inaonyesha idadi ya EOP inayozalishwa na jenereta ya pakiti.
8'h16	Pakiti inayoendelea	RW	Andika 1 hadi biti [0] ili kuwezesha pakiti endelevu.
iliendelea…

Kukabiliana	Jina	Ufikiaji	Maelezo
8'h39	Idadi ya makosa ya ECC	RO	Inaonyesha idadi ya makosa ya ECC.
8'h40	ECC ilirekebisha hesabu ya makosa	RO	Inaonyesha idadi ya makosa ya ECC yaliyosahihishwa.
8'h50	tile_tx_rst_n	WO	Kigae kimewekwa upya hadi SRC kwa TX.
8'h51	tile_rx_rst_n	WO	Kigae kimewekwa upya hadi SRC kwa RX.
8'h52	tile_tx_rst_ack_n	RO	Uwekaji upya wa kigae unakiri kutoka kwa SRC kwa TX.
8'h53	tile_rx_rst_ack_n	RO	Uwekaji upya wa kigae unakiri kutoka kwa SRC kwa RX.

Weka upya

Katika msingi wa IP wa F-Tile Interlaken Intel FPGA, unaanzisha uwekaji upya (reset_n=0) na ushikilie hadi msingi wa IP urejeshe ukiri wa kuweka upya (reset_ack_n=0). Baada ya uwekaji upya kuondolewa (reset_n=1), ukiri wa kuweka upya unarudi katika hali yake ya awali.
(weka upya_ack_n=1). Katika kubuni exampHata hivyo, rejista ya rst_ack_sticky hushikilia dai la uthibitishaji wa kuweka upya na kisha kusababisha kuondolewa kwa uwekaji upya (weka upya_n=1). Unaweza kutumia njia mbadala zinazofaa mahitaji yako ya muundo.

Muhimu: Katika hali yoyote ambapo kitanzi cha ndani cha mfululizo kinahitajika, lazima uachilie TX na RX ya F-tile kando kwa mpangilio maalum. Rejelea hati ya kiweko cha mfumo kwa maelezo zaidi.

Kielelezo 7.Weka upya Mlolongo katika Hali ya NRZ

Kielelezo 8.Weka upya Mlolongo katika Hali ya PAM4

F-Tile Interlaken Intel FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji

Ikiwa toleo la msingi la IP halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la msingi wa IP unatumika.

Toleo kuu la Intel Quartus	Toleo la IP Core	Mwongozo wa Mtumiaji
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Historia ya Marekebisho ya Hati ya F-Tile Interlaken Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2021.10.04	21.3	3.0.0	• Usaidizi umeongezwa kwa michanganyiko mipya ya viwango vya njia. Kwa habari zaidi, rejea Jedwali: Michanganyiko ya IP Inayotumika ya Idadi ya Njia na Kiwango cha Data. • Ilisasisha orodha ya viigaji vinavyotumika katika sehemu: Mahitaji ya Vifaa na Programu. • Imeongeza rejista mpya za kuweka upya katika sehemu: Ramani ya usajili.
2021.06.21	21.2	2.0.0	Kutolewa kwa awali.

Nyaraka / Rasilimali

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Kubuni Example

Marejeleo

• Mwongozo wa Mtumiaji