IP ya FPGA
Kubuni Exampna Mwongozo wa Mtumiaji
F-Tile 25G Ethernet Intel®
Imesasishwa kwa Intel® Quartus®
Suite ya Muundo Mkuu: 22.3
Toleo la IP: 1.0.0

Mwongozo wa Kuanza Haraka

F-tile 25G Ethernet Intel FPGA IP ya vifaa vya Intel Agilex™ hutoa uwezo wa kuzalisha muundo wa zamani.amples kwa usanidi uliochaguliwa.
Kielelezo 1. Kubuni Exampna Matumizi

Muundo wa Saraka

Kielelezo 2. 25G Ethernet Intel FPGA IP Design ExampMuundo wa Saraka

• Uigaji files (testbench kwa simulation tu) ziko ndaniample_dir>/example_testbench.
• Mkusanyiko wa muundo pekee wa zamaniample iko ndaniample_dir>/commilation_test_design.
• Usanidi wa maunzi na mtihani files (mfample in hardware) ziko ndaniample_dir>/hardware_test_design.

Jedwali 1. Saraka na File Maelezo

File Majina	Maelezo
eth_ex_25g.qpf	Mradi Mkuu wa Intel Quartus® file.
eth_ex_25g.qsf	Mipangilio ya mradi wa Intel Quartus Prime file.
eth_ex_25g.sdc	Vikwazo vya Muundo wa Synopsy file. Unaweza kunakili na kurekebisha hii file kwa muundo wako wa msingi wa IP wa 25GbE Intel FPGA.
eth_ex_25g.v	Muundo wa kiwango cha juu wa Verilog HDL example file. Usanifu wa kituo kimoja hutumia Verilog file.
kawaida/	Usanifu wa vifaa vya zamaniampna msaada files.
hwtest/main.tcl	Kuu file kwa kupata Console ya Mfumo.

Kuzalisha Kubuni Example

Kielelezo cha 4. Example Kichupo cha Kubuni katika Kihariri cha Kigezo cha IP cha F-tile 25G Ethernet Intel FPGA

Fuata hatua hizi ili kuunda muundo wa maunzi wa zamaniample na testbench:

1. Katika Toleo la Intel Quartus Prime Pro, bofya File ➤ Mchawi Mpya wa Mradi kuunda mradi mpya wa Quartus Prime, au File ➤ Fungua Mradi wa kufungua mradi uliopo wa Quartus Prime. Mchawi hukuhimiza kutaja kifaa.
2. Katika Katalogi ya IP, pata na uchague 25G Ethernet Intel FPGA IP kwa Agilex. Dirisha Mpya la Tofauti ya IP inaonekana.
3. Bainisha jina la kiwango cha juu kwa utofauti wako wa IP na ubofye Sawa. Kihariri cha kigezo huongeza kiwango cha juu cha .ip file kwa mradi wa sasa kiotomatiki. Ukiombwa kuongeza wewe mwenyewe .ip file kwa mradi, bofya Mradi ➤ Ongeza/ Ondoa Files katika Mradi wa kuongeza file.
4. Katika programu ya Intel Quartus Prime Pro Edition, lazima uchague kifaa mahususi cha Intel Agilex katika sehemu ya Kifaa, au uweke kifaa chaguo-msingi ambacho programu ya Intel Quartus Prime inapendekeza.
   Kumbuka: Ubunifu wa vifaa vya zamaniample hubatilisha uteuzi na kifaa kwenye ubao lengwa. Unabainisha ubao unaolengwa kutoka kwa menyu ya muundo wa zamaniampchaguzi katika Exampkichupo cha Kubuni.
5. Bofya Sawa. Mhariri wa parameter inaonekana.
6. Kwenye kichupo cha IP, taja vigezo vya utofauti wako wa msingi wa IP.
7. Juu ya Exampkichupo cha Kubuni, kwa Kutampna Ubunifu Files, chagua chaguo la Uigaji ili kutoa testbench, na uchague chaguo la Usanifu ili kutoa muundo wa maunzi ex.ample. HDL ya Verilog pekee files zinazalishwa.
   Kumbuka: Msingi unaofanya kazi wa VHDL IP haupatikani. Bainisha Verilog HDL pekee, kwa mfano wako mkuu wa muundo wa IPample.
8. Kwa Kitengo cha Kukuza Lengwa, chagua Mfululizo wa Agilex I-Transceiver-SoC Dev Kit
9. Bofya Tengeneza Exampkitufe cha Kubuni. Chaguo la KutampDirisha la Saraka ya Usanifu inaonekana.
10. Ikiwa ungependa kurekebisha muundo wa zamaniampnjia ya saraka au jina kutoka kwa chaguo-msingi zilizoonyeshwa (alt_e25_f_0_example_design), vinjari kwa njia mpya na uandike muundo mpya wa zamaniampjina la saraka (ample_dir>).
11. Bofya Sawa.

1.2.1. Kubuni Example Vigezo
Jedwali 2. Vigezo katika ExampKichupo cha Kubuni

Kigezo	Maelezo
Exampna Ubunifu	Inapatikana kwa mfanoampmiundo ya mipangilio ya parameta ya IP. Ex wa kituo kimoja pekeeampmuundo huu unatumika kwa IP hii.
Exampna Ubunifu Files	The files kuzalisha kwa awamu tofauti za maendeleo. • Uigaji—huzalisha kinachohitajika files kwa kuiga exampna kubuni. • Muunganisho-huzalisha usanisi files. Tumia hizi files kukusanya muundo katika programu ya Intel Quartus Prime Pro Edition kwa ajili ya majaribio ya maunzi na kufanya uchanganuzi wa wakati tuli.
Tengeneza File Umbizo	Muundo wa RTL files kwa uigaji-Verilog.
Chagua Bodi	Vifaa vinavyotumika kwa utekelezaji wa muundo. Unapochagua bodi ya ukuzaji ya Intel FPGA, tumia kifaa AGIB027R31B1E2VRO kama Kifaa Kililengwa kwa muundo wa zamani.ampkizazi le. Agilex I-series Transceiver-SoC Dev Kit: Chaguo hili hukuruhusu kujaribu muundo wa zamaniampkwenye kifaa cha ukuzaji cha IP cha Intel FPGA kilichochaguliwa. Chaguo hili huchagua moja kwa moja Kifaa Lengwa cha AGIB027R31B1E2VRO. Ikiwa marekebisho ya ubao wako yana daraja tofauti la kifaa, unaweza kubadilisha kifaa lengwa. Hakuna: Chaguo hili halijumuishi vipengele vya maunzi vya muundo wa zamaniample.

1.3. Kuzalisha Tile Files

Kizazi cha Usaidizi-Mantiki ni hatua ya awali inayotumika kuzalisha kuhusiana na vigae fileinahitajika kwa uigaji na muundo wa maunzi. Uzalishaji wa tile unahitajika kwa wote
Uigaji wa muundo wa msingi wa F-tile. Lazima ukamilishe hatua hii kabla ya kuiga.

1. Kwa haraka ya amri, nenda kwenye folda ya compilation_test_design katika ex wakoampmuundo wa: cd /compilation_test_design.
2. Endesha amri ifuatayo: quartus_tlg alt_eth_25g

1.4. Inaiga Muundo wa IP wa F-tile 25G Ethernet Intel FPGA 
Exampkwenye Testbench
Unaweza kukusanya na kuiga muundo kwa kuendesha hati ya kuiga kutoka kwa haraka ya amri.

1. Kwa haraka ya amri, badilisha saraka ya uigaji ya testbench: cdample_dir>/ex_25g/sim.
2. Endesha uigaji wa usanidi wa IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Jedwali 3. Hatua za Kuiga Testbench

Mwimbaji	Maagizo
VCS*	Katika mstari wa amri, chapa sh run_vcs.sh
QuestaSim*	Katika mstari wa amri, chapa vsim -do run_vsim.do -logfile vsim.log Ikiwa ungependa kuiga bila kuleta QuestaSim GUI, chapa vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Katika mstari wa amri, chapa sh run_xcelium.sh

Uigaji uliofanikiwa unaisha na ujumbe ufuatao:
Uigaji Umepitishwa. au Testbench imekamilika.
Baada ya kukamilika kwa mafanikio, unaweza kuchambua matokeo.
1.5. Kukusanya na Kuweka Usanifu Example katika vifaa
Kihariri cha msingi cha parameta ya 25G Ethernet Intel FPGA IP hukuruhusu kukusanya na kusanidi muundo wa zamani.ampkwenye seti ya maendeleo inayolengwa.

Kukusanya na kusanidi muundo wa zamaniampkwenye vifaa, fuata hatua hizi:

1. Zindua programu ya Intel Quartus Prime Pro Edition na uchague Inachakata ➤ Anza Mkusanyiko ili kukusanya muundo.
2. Baada ya kutoa kitu cha SRAM file .sof, fuata hatua hizi ili kupanga muundo wa maunzi exampkwenye kifaa cha Intel Agilex:
   a. Kwenye menyu ya Vyombo, bofya Kipanga programu.
   b. Katika Kipanga programu, bofya Usanidi wa Vifaa.
   c. Chagua kifaa cha kupanga.
   d. Chagua na uongeze bodi ya Intel Agilex kwenye kipindi chako cha Toleo la Intel Quartus Prime Pro.
   e. Hakikisha kuwa Modi imewekwa kuwa JTAG.
   f. Chagua kifaa cha Intel Agilex na ubofye Ongeza Kifaa. Msanidi programu anaonyesha
   mchoro wa kuzuia wa miunganisho kati ya vifaa kwenye ubao wako.
   g. Katika safu mlalo na .sof yako, chagua kisanduku cha .sof.
   h. Angalia kisanduku katika safu ya Programu/Sanidi.
   i. Bofya Anza.

1.6. Inajaribu Muundo wa maunzi ya F-tile 25G Ethernet Intel FPGA IP Example
Baada ya kukusanya muundo wa msingi wa IP wa F-tile 25G Ethernet Intel FPGA wa zamaniample na uisanidi kwenye kifaa chako cha Intel Agilex, unaweza kutumia Dashibodi ya Mfumo kupanga msingi wa IP.
Ili kuwasha Dashibodi ya Mfumo na kujaribu muundo wa maunzi example, fuata hatua hizi:

1. Katika programu ya Intel Quartus Prime Pro Edition, chagua Vyombo ➤ Mfumo
   Zana za Utatuzi ➤ Dashibodi ya Mfumo ili kuzindua kiweko cha mfumo.
2. Katika kidirisha cha Tcl Console, chapa cd hwtest ili kubadilisha saraka kuwa / hardware_test_design/hwtest.
3. Chapa source main.tcl ili kufungua muunganisho kwa JTAG bwana.

Fuata utaratibu wa majaribio katika sehemu ya Majaribio ya Vifaa vya muundo wa zamaniample na uangalie matokeo ya mtihani kwenye Dashibodi ya Mfumo.

F-tile 25G Ethernet Design Example kwa Vifaa vya Intel Agilex

Muundo wa F-tile 25G Ethernet example huonyesha suluhisho la Ethernet kwa vifaa vya Intel Agilex kwa kutumia msingi wa 25G Ethernet Intel FPGA IP.
Tengeneza muundo wa zamaniample kutoka kwa Kutample Kichupo cha Kubuni cha mhariri wa parameta ya IP ya 25G Ethernet Intel FPGA. Unaweza pia kuchagua kutengeneza muundo na au bila
kipengele cha Marekebisho ya Hitilafu ya Reed-Solomon Forward Forward (RS-FEC).
2.1. Vipengele

• Inaauni chaneli moja ya Ethaneti inayofanya kazi katika 25G.
• Inazalisha muundo wa zamaniample yenye kipengele cha RS-FEC.
• Hutoa testbench na hati ya simulation.
• Huanzisha Rejeleo la F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP kulingana na usanidi wa IP.

2.2. Mahitaji ya Vifaa na Programu
Intel hutumia maunzi na programu zifuatazo kujaribu muundo wa zamaniampkatika mfumo wa Linux:

• Programu ya Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsy* VCS, na simulator ya Cadence Xcelium.
• Intel Agilex I-mfululizo Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) kwa ajili ya majaribio ya maunzi.

2.3. Maelezo ya Utendaji
Muundo wa F-tile 25G Ethernet example lina kibadala cha msingi cha MAC+PCS+PMA. Michoro ifuatayo ya block inaonyesha vipengee vya muundo na ishara za kiwango cha juu za lahaja kuu ya MAC+PCS+PMA katika muundo wa zamani wa F-tile 25G Ethernetample.
Kielelezo cha 5. Mchoro wa Zuia—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Vipengele vya Kubuni
Jedwali 4. Vipengele vya Kubuni

Sehemu	Maelezo
F-tile 25G Ethernet Intel FPGA IP	Inajumuisha MAC, PCS, na Transceiver PHY, yenye usanidi ufuatao: • Lahaja ya Msingi: MAC+PCS+PMA • Washa udhibiti wa mtiririko: Hiari • Washa uundaji wa hitilafu wa kiungo: Hiari • Washa utangulizi wa utangulizi: Hiari • Washa ukusanyaji wa takwimu: Hiari • Washa vihesabio vya takwimu za MAC: Hiari • Masafa ya saa ya marejeleo: 156.25 Kwa muundo wa zamaniampna kipengele cha RS-FEC, parameta ifuatayo ya ziada imesanidiwa: • Washa RS-FEC: Hiari
Marejeleo ya F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP	Mipangilio ya kihariri cha kihariri cha Kigezo cha F-Tile na Mfumo wa PLL wa Intel FPGA inalingana na mahitaji ya F-tile 25G Ethernet Intel FPGA IP. Ikiwa utazalisha muundo wa zamaniampkwa kutumia Tengeneza Exampna Ubunifu kitufe kwenye kihariri cha parameta ya IP, IP huanzisha kiotomatiki. Ikiwa utaunda muundo wako wa zamaniampna, lazima uthibitishe mwenyewe IP hii na uunganishe bandari zote za I/O. Kwa habari kuhusu IP hii, rejelea Usanifu wa F-Tile na PMA na Mwongozo wa Mtumiaji wa IP wa FEC Direct PHY.
Mantiki ya mteja	Inajumuisha: • Jenereta ya trafiki, ambayo hutoa pakiti za kupasuka kwa msingi wa IP wa 25G Ethernet Intel FPGA kwa ajili ya usambazaji. • Kichunguzi cha trafiki, ambacho hufuatilia pakiti zinazopasuka zinazotoka kwenye msingi wa 25G Ethernet Intel FPGA IP.
Chanzo na Uchunguzi	Chanzo na mawimbi ya uchunguzi, ikijumuisha mawimbi ya kuweka upya mfumo, ambayo unaweza kutumia kutatua hitilafu.

Habari Zinazohusiana
Usanifu wa F-Tile na PMA na Mwongozo wa Mtumiaji wa IP wa FEC Direct PHY

Uigaji

Testbench hutuma trafiki kupitia msingi wa IP, kwa kutumia upande wa kusambaza na kupokea upande wa msingi wa IP.
2.4.1. Testbench
Kielelezo 6. Mchoro wa Zuia wa F-tile 25G Ethernet Intel FPGA IP Design Exampna Simulation Testbench

Jedwali 5. Vipengele vya Testbench

Sehemu	Maelezo
Kifaa kinajaribiwa (DUT)	Msingi wa IP wa 25G Ethernet Intel FPGA.
Jenereta ya Pakiti ya Ethernet na Monitor ya Pakiti	• Jenereta ya pakiti hutengeneza fremu na kusambaza hadi DUT. • Packet Monitor hufuatilia njia za data za TX na RX na kuonyesha fremu katika kiweko cha kiigaji.
Marejeleo ya F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP	Huzalisha saa za marejeleo za kibadilishaji data na mfumo wa PLL.

2.4.2. Usanifu wa Kuiga Example Components
Jedwali la 6. F-tile 25G Ethernet Design Exampkwenye Testbench File Maelezo

File Jina	Maelezo
Testbench na Simulation Files
basic_avl_tb_top.v	Testbench ya kiwango cha juu file. Kituo cha majaribio huanzisha DUT, hutekeleza usanidi wa kumbukumbu ya Avalon® kwenye vipengele vya muundo na mantiki ya mteja, na kutuma na kupokea pakiti kwenda au kutoka kwa 25G Ethernet Intel FPGA IP.
Hati za Testbench
iliendelea…

File Jina	Maelezo
run_vsim.do	Hati ya ModelSim ya kuendesha testbench.
run_vcs.sh	Hati ya Synopsys VCS ya kuendesha jaribio.
run_xcelium.sh	Hati ya Cadence Xcelium ya kuendesha testbench.

2.4.3. Kesi ya Mtihani
Kesi ya majaribio ya kuiga hufanya vitendo vifuatavyo:

1. Huanzisha F-tile 25G Ethernet Intel FPGA IP na Rejeleo la F-Tile na Saa za Mfumo wa PLL za Intel FPGA IP.
2. Inasubiri saa ya RX na mawimbi ya hali ya PHY ili kutulia.
3. Inachapisha hali ya PHY.
4. Inatuma na kupokea data 10 halali.
5. Inachambua matokeo. Benchi la majaribio lililofanikiwa linaonyesha "Testbench imekamilika.".

Ifuatayo sample pato linaonyesha jaribio la kuiga lililofanikiwa:

Mkusanyiko

Fuata utaratibu katika Kukusanya na Kuweka Usanifu Example katika Maunzi ili kukusanya na kusanidi muundo wa zamaniample kwenye vifaa vilivyochaguliwa.
Unaweza kukadiria matumizi ya rasilimali na Fmax kwa kutumia muundo wa mkusanyo pekeeample. Unaweza kukusanya muundo wako kwa kutumia Anza Mkusanyiko amri kwenye
Inachakata menyu katika programu ya Intel Quartus Prime Pro Edition. Mkusanyiko uliofaulu hutoa muhtasari wa ripoti ya ujumuishaji.
Kwa habari zaidi, rejelea Mkusanyiko wa Usanifu katika Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro.
Habari Zinazohusiana

• Kukusanya na Kuweka Usanifu Example katika Vifaa kwenye ukurasa wa 7
• Mkusanyiko wa Usanifu Katika Mwongozo wa Mtumiaji wa Toleo la Intel Quartus Prime Pro

2.6. Upimaji wa vifaa
Katika muundo wa vifaa vya zamaniampkwa hivyo, unaweza kupanga msingi wa IP katika modi ya ndani ya kitanzi cha ndani na kutoa trafiki kwenye upande wa kusambaza ambao hujirudia kupitia upande wa kupokea.
Fuata utaratibu kwenye kiunga cha habari kinachohusiana kilichotolewa ili kujaribu muundo wa zamaniample kwenye vifaa vilivyochaguliwa.
Habari Zinazohusiana
Inajaribu Muundo wa maunzi ya F-tile 25G Ethernet Intel FPGA IP Example kwenye ukurasa wa 8
2.6.1. Utaratibu wa Mtihani
Fuata hatua hizi ili kujaribu muundo wa zamaniampkatika vifaa:

1. Kabla ya kufanya majaribio ya maunzi ya muundo huu wa zamaniample, lazima uweke upya mfumo:
   a. Bofya Zana ➤ Vyanzo vya Ndani ya Mfumo & Zana ya Kuhariri ya Uchunguzi kwa Chanzo chaguomsingi na GUI ya Uchunguzi.
   b. Geuza mawimbi ya kuweka upya mfumo (Chanzo[3:0]) kutoka 7 hadi 8 ili kutumia uwekaji upya na urejeshe mawimbi ya kuweka upya mfumo hadi 7 ili kutoa mfumo kutoka katika hali ya uwekaji upya.
   c. Fuatilia ishara za Uchunguzi na uhakikishe kuwa hali ni halali.
2. Katika kiweko cha mfumo, nenda kwenye folda ya hwtest na utekeleze amri: source main.tcl ili kuchagua J.TAG bwana. Kwa msingi, wa kwanza JTAG bwana juu ya JTAG mnyororo huchaguliwa. Ili kuchagua JTAG bwana kwa vifaa vya Intel Agilex, endesha amri hii: set_jtag <number of appropriate JTAG bwana>. Kwa mfanoample: seti_jtag 1.
3. Tekeleza amri zifuatazo kwenye dashibodi ya mfumo ili uanzishe jaribio la kurudi nyuma kwa mfululizo:

Jedwali 7. Vigezo vya Amri

Kigezo	Maelezo	Exampna Matumizi
chkphy_hadhi	Huonyesha masafa ya saa na hali ya kufuli ya PHY.	% chkphy_status 0 # Angalia hali ya kiungo 0
chkmac_stats	Huonyesha thamani katika kaunta za takwimu za MAC.	% chkmac_stats 0 # Hukagua kihesabu cha takwimu za mac ya kiungo 0
wazi_takwimu_zote	Hufuta vihesabio vya msingi vya takwimu za IP.	% clear_all_stats 0 # Inafuta kaunta ya takwimu ya kiungo 0
anza_gen	Huanzisha jenereta ya pakiti.	% start_gen 0 # Anza kutengeneza pakiti kwenye kiungo 0
stop_gen	Inasimamisha jenereta ya pakiti.	% stop_gen 0 # Acha kutengeneza pakiti kwenye kiungo 0
kitanzi_kuwasha	Huwasha kitanzi cha ndani cha mfululizo.	% loop_on 0 # Washa kitanzi cha ndani kwenye kiungo 0
kitanzi_off	Huzima kitanzi cha ndani cha mfululizo.	% loop_off 0 # Zima mzunguko wa ndani kwenye kiungo 0
reg_soma	Hurejesha thamani ya rejista ya msingi ya IP .	% reg_read 0x402 # Soma rejista ya IP CSR kwenye anwani 402 ya kiungo 0
reg_andika	Anaandika kwa rejista ya msingi ya IP kwa anwani .	% reg_write 0x401 0x1 # Andika 0x1 kwa IP CSR rejista ya mwanzo kwenye anwani 401 ya kiungo 0

a. Chapa loop_on ili kuwasha modi ya ndani ya kitanzi cha mfululizo.
b. Andika chkphy_status kuangalia hali ya PHY. Hali ya TXCLK, RXCLK, na RX inapaswa kuwa na thamani sawa na zilizoonyeshwa hapa chini kwa kiungo thabiti:

c. Andika wazi_takwimu_zote kufuta rejista za takwimu za TX na RX.
d. Andika start_gen kuanza kutengeneza pakiti.
e. Andika stop_gen kukomesha uzalishaji wa pakiti.
f. Andika chkmac_stats kusoma kaunta za takwimu za TX na RX. Hakikisha kwamba:
i. Fremu za pakiti zinazopitishwa zinalingana na fremu za pakiti zilizopokelewa.
ii. Hakuna muafaka wa hitilafu unaopokelewa.
g. Chapa loop_off kuzima kitanzi cha ndani cha serial.
Kielelezo cha 7. Sample Pato la Mtihani—Vihesabu vya Takwimu vya TX na RX

Historia ya Marekebisho ya Hati ya F-tile 25G Ethernet FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2022.10.14	22.3	1.0.0	Kutolewa kwa awali.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma. *Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.
ISO
9001:2015
Imesajiliwa

Toleo la mtandaoni
Tuma Maoni
Kitambulisho: 750200
Toleo: 2022.10.14

Nyaraka / Rasilimali

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Examp750200

Marejeleo

• Mwongozo wa Mtumiaji