F-Tile DisplayPort FPGA IP Design Example
Mwongozo wa Mtumiaji

F-Tile DisplayPort FPGA IP Design Example

Imesasishwa kwa Intel® Quartus® Prime Design Suite: 22.2 Toleo la IP: 21.0.1

DisplayPort Intel FPGA IP Design Exampna Mwongozo wa Kuanza Haraka

Vifaa vya DisplayPort Intel® F-tile vina vifaa vya kuiga vya majaribio na muundo wa maunzi unaoruhusu utungaji na majaribio ya maunzi FPGA ya zamani ya muundo wa IP.amples kwa Intel Agilex™
DisplayPort Intel FPGA IP inatoa muundo ufuatao wa zamaniampchini:

• DisplayPort SST sambamba kitanzi bila moduli ya Urejeshaji Saa ya Pixel (PCR).
• DisplayPort SST sambamba kitanzi na AXIS Video Interface

Unapotengeneza muundo wa zamaniampna, mhariri wa parameta huunda kiotomati files muhimu kuiga, kukusanya, na kujaribu muundo katika maunzi.
Kielelezo 1. Maendeleo StagesHabari Zinazohusiana

• Mwongozo wa Mtumiaji wa DisplayPort Intel FPGA IP
• Inahamia Toleo la Intel Quartus Prime Pro

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
*Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.
ISO 9001:2015 Imesajiliwa
1.1. Muundo wa Saraka
Kielelezo 2. Muundo wa Saraka

Jedwali 1. Kubuni Example Components

Folda	Files
rtl/msingi	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((kizuizi cha ujenzi cha DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((kizuizi cha ujenzi cha DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Mahitaji ya Vifaa na Programu
Intel hutumia maunzi na programu zifuatazo kujaribu muundo wa zamaniample:
Vifaa

• Intel Agilex I-Series Development Kit
• DisplayPort Chanzo GPU
• Sink ya DisplayPort (Monitor)
• Marekebisho ya kadi ya binti ya Bitec DisplayPort FMC 8C
• Kebo za DisplayPort

Programu

• Intel Quartus® Prime
• Synopsy* Kiigaji cha VCS

1.3. Kuzalisha Ubunifu
Tumia kihariri cha vigezo vya IP cha DisplayPort Intel FPGA katika programu ya Intel Quartus Prime kutengeneza muundo wa zamaniample.
Kielelezo 3. Kuzalisha Mtiririko wa Kubuni

1.  Chagua Zana ➤ Katalogi ya IP, na uchague Intel Agilex F-tile kama kikundi kinacholengwa cha kifaa.
   Kumbuka: Ubunifu wa zamaniample inasaidia tu vifaa vya Intel Agilex F-tile.
2. Katika Katalogi ya IP, pata na ubofye mara mbili DisplayPort Intel FPGA IP. Dirisha Mpya la Tofauti ya IP inaonekana.
3. Bainisha jina la kiwango cha juu kwa utofauti wako maalum wa IP. Kihariri cha parameta huhifadhi mipangilio ya utofautishaji wa IP katika a file jina .ip.
4. Chagua kifaa cha Intel Agilex F-tile katika sehemu ya Kifaa, au uweke chaguo-msingi la kifaa cha programu ya Intel Quartus Prime.
5. Bofya Sawa. Mhariri wa parameter inaonekana.
6. Sanidi vigezo vinavyohitajika vya TX na RX.
7. Chini ya Kubuni Exampkwenye kichupo, chagua DisplayPort SST Sambamba Loopback Bila PCR.
8. Chagua Uigaji ili kutengeneza benchi ya majaribio, na uchague Usanifu ili kutoa muundo wa maunzi wa zamaniample. Ni lazima uchague angalau moja ya chaguo hizi ili kuzalisha muundo wa zamaniample files. Ukichagua zote mbili, muda wa kizazi unakuwa mrefu.
9. Kwa Kitengo cha Kukuza Lengwa, chagua Intel Agilex I-Series SOC Development Kit. Hii husababisha kifaa lengwa kilichochaguliwa katika hatua ya 4 kubadilika ili kuendana na kifaa kilicho kwenye kifurushi cha usanidi. Kwa Intel Agilex I-Series SOC Development Kit, kifaa chaguo-msingi ni AGIB027R31B1E2VR0.
10. Bofya Tengeneza Exampna Ubunifu.

1.4. Kuiga Usanifu
Muundo wa IP wa DisplayPort Intel FPGA zamaniample testbench huiga muundo wa kitanzi wa mfululizo kutoka kwa mfano wa TX hadi mfano wa RX. Sehemu ya ndani ya jenereta ya muundo wa video huendesha mfano wa DisplayPort TX na toleo la video la mfano wa RX huunganishwa na vikagua vya CRC kwenye benchi ya majaribio.
Kielelezo 4. Mtiririko wa Uigaji wa Kubuni

1. Nenda kwenye folda ya kiigaji cha Synopsys na uchague VCS.
2. Endesha hati ya uigaji.
   Chanzo vcs_sim.sh
3. Hati hufanya Quartus TLG, inakusanya na kuendesha testbench kwenye simulator.
4. Chambua matokeo.
   Uigaji uliofaulu unaisha kwa ulinganisho wa Chanzo na Sink SRC.

1.5. Kukusanya na Kujaribu Ubunifu
Kielelezo 5. Kukusanya na Kuiga MuundoKukusanya na kuendesha jaribio la onyesho kwenye vifaa vya zamaniampkwa kubuni, fuata hatua hizi:

1. Hakikisha vifaa vya zamaniamputengenezaji wa muundo umekamilika.
2. Zindua programu ya Intel Quartus Prime Pro Edition na ufungue / quartus/agi_dp_demo.qpf.
3. Bofya Inachakata ➤ Anza Kukusanya.
4. Baada ya utungaji kwa mafanikio, programu ya Intel Quartus Prime Pro Edition inazalisha .sof file katika saraka yako maalum.
5. Unganisha kiunganishi cha DisplayPort RX kwenye kadi ya binti ya Bitec kwenye chanzo cha nje cha DisplayPort, kama vile kadi ya michoro kwenye Kompyuta.
6. Unganisha kiunganishi cha DisplayPort TX kwenye kadi ya binti ya Bitec kwenye kifaa cha kuzama cha DisplayPort, kama vile kichanganuzi cha video au kichunguzi cha Kompyuta.
7.  Hakikisha swichi zote kwenye ubao wa ukuzaji ziko katika nafasi chaguomsingi.
8. Sanidi kifaa kilichochaguliwa cha Intel Agilex F-Tile kwenye ubao wa ukuzaji kwa kutumia .sof iliyotengenezwa file (Zana ➤ Kipanga programu).
9. Kifaa cha kuzama cha DisplayPort kinaonyesha video iliyotengenezwa kutoka kwa chanzo cha video.

Habari Zinazohusiana
Mwongozo wa Mtumiaji wa Intel Agilex I-Series FPGA Development Kit/
1.5.1. Inazalisha upya ELF File
Kwa chaguo-msingi, ELF file inatolewa unapotengeneza muundo dhabiti wa zamaniample.
Walakini, katika hali zingine, unahitaji kuunda tena ELF file ukibadilisha programu file au tengeneza upya dp_core.qsys file. Inazalisha upya dp_core.qsys file inasasisha .sopcinfo file, ambayo inakuhitaji utengeneze upya ELF file.

1. Enda kwa /programu na uhariri msimbo ikiwa ni lazima.
2. Enda kwa /script na utekeleze hati ifuatayo ya ujenzi: source build_sw.sh
   • Kwenye Windows, tafuta na ufungue Shell ya Amri ya Nios II. Katika Shell ya Amri ya Nios II, nenda kwa /script na utekeleze chanzo build_sw.sh.
   Kumbuka: Ili kutekeleza hati ya ujenzi kwenye Windows 10, mfumo wako unahitaji Mifumo midogo ya Windows ya Linux (WSL). Kwa maelezo zaidi kuhusu hatua za usakinishaji wa WSL, rejelea Kitabu cha Msanidi Programu cha Nios II.
   • Kwenye Linux, zindua Kiunda Mfumo, na ufungue Zana ➤ Nios II Amri Shell. Katika Shell ya Amri ya Nios II, nenda kwa /script na utekeleze chanzo build_sw.sh.
3. Hakikisha .elf file inazalishwa ndani /programu/ dp_demo.
4. Pakua .elf iliyotengenezwa file kwenye FPGA bila kurudisha .sof file kwa kuendesha hati ifuatayo: nios2-download /software/dp_demo/*.elf
5. Bonyeza kitufe cha kuweka upya kwenye ubao wa FPGA ili programu mpya ianze kutumika.

1.6. DisplayPort Intel FPGA IP Design Example Vigezo
Jedwali 2. DisplayPort Intel FPGA IP Design Exampna kizuizi cha QSF kwa Kifaa cha Intel Agilex Ftile

Kizuizi cha QSF	Maelezo
set_global_assignment -jina VERILOG_MACRO "__DISPLAYPORT_msaada__=1"	Kuanzia Quartus 22.2 na kuendelea, kikwazo hiki cha QSF kinahitajika ili kuwezesha mtiririko maalum wa DisplayPort SRC (Kidhibiti cha Kuweka Upya laini)

Jedwali 3. DisplayPort Intel FPGA IP Design Example Vigezo vya Intel Agilex F-tile Kifaa

Kigezo	Thamani	Maelezo
Muundo Unaopatikana Example
Chagua Ubunifu	•Hakuna •DisplayPort SST Sambamba Loopback bila PCR •DisplayPort SST Sambamba Loopback na AXIS Video Interface	Chagua muundo wa zamaniample kuzalishwa. •Hakuna: Hakuna mfano wa muundoample inapatikana kwa uteuzi wa sasa wa parameta. •DisplayPort SST Sambamba Loopback bila PCR: Muundo huu example huonyesha urejeshaji sambamba kutoka kwa sinki ya DisplayPort hadi chanzo cha DisplayPort bila sehemu ya Urejeshaji Saa ya Pixel (PCR) unapowasha kigezo cha Washa Mlango wa Picha ya Kuingiza Data. •DisplayPort SST Parallel Loopback yenye Kiolesura cha Video cha AXIS: Mfano wa muundo huuample huonyesha urudishaji nyuma sambamba kutoka kwenye sinki ya DisplayPort hadi chanzo cha DisplayPort na kiolesura cha Video cha AXIS wakati Washa Itifaki za Data ya Video Amilifu imewekwa kuwa AXIS-VVP Imejaa.
Kubuni Example Files
Uigaji	Washa zima	Washa chaguo hili ili kuzalisha muhimu files kwa jaribio la simulizi.
Usanisi	Washa zima	Washa chaguo hili ili kuzalisha muhimu files kwa Intel Quartus Prime mkusanyiko na muundo wa maunzi.
Umbizo la HDL lililozalishwa
Tengeneza File Umbizo	Verilog, VHDL	Chagua umbizo la HDL unalopendelea la muundo wa zamani wa muundo uliotengenezwaample filekuweka. Kumbuka: Chaguo hili huamua tu umbizo la IP ya kiwango cha juu inayozalishwa files. Nyingine zote files (kmample testbenches na ngazi ya juu files kwa onyesho la maunzi) ziko katika umbizo la Verilog HDL.
Seti ya Maendeleo inayolengwa
Chagua Bodi	•Hakuna Seti ya Maendeleo •Intel Agilex I-Series Seti ya Maendeleo	Chagua ubao wa muundo unaolengwa wa zamaniample.

Kigezo	Thamani	Maelezo
		•No Developer Kit: Chaguo hili halijumuishi vipengele vyote vya maunzi kwa muundo wa zamaniample. Msingi wa P huweka kazi zote za pini kwenye pini pepe. •Intel Agilex I-Series FPGA Development Kit: Chaguo hili huteua kiotomatiki kifaa kinacholengwa cha mradi ili kulingana na kifaa kwenye seti hii ya usanidi. Unaweza kubadilisha kifaa lengwa kwa kutumia kigezo cha Badilisha Kifaa Kililengwa ikiwa marekebisho ya ubao wako yana kibadala tofauti cha kifaa. Msingi wa IP huweka kazi zote za pini kulingana na seti ya ukuzaji. Kumbuka: Usanifu wa Awali Example haijathibitishwa kiutendaji kwenye maunzi katika toleo hili la Quartus. •Kiti Maalum cha Kukuza: Chaguo hili huruhusu muundo wa zamaniample ijaribiwe kwenye kifaa cha ukuzaji cha wahusika wengine na Intel FPGA. Huenda ukahitaji kuweka kazi za siri peke yako.
Kifaa kinacholengwa
Badilisha Kifaa Lengwa	Washa zima	Washa chaguo hili na uchague lahaja ya kifaa unayopendelea kwa seti ya usanidi.

Usanifu Sambamba wa Loopback Exampchini

Muundo wa IP wa DisplayPort Intel FPGA zamaniamptuonyeshe urejeshaji sambamba kutoka kwa mfano wa DisplayPort RX hadi mfano wa DisplayPort TX bila moduli ya Urejeshaji Saa ya Pixel (PCR).
Jedwali 4. DisplayPort Intel FPGA IP Design Example kwa Intel Agilex F-tile Kifaa

Kubuni Example	Uteuzi	Kiwango cha Data	Njia ya Channel	Aina ya Loopback
DisplayPort SST sambamba kitanzi bila PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Rahisix	Sambamba bila PCR
DisplayPort SST sambamba kitanzi na AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Rahisix	Sambamba na Kiolesura cha Video cha AXIS

2.1. Ubunifu Sambamba wa Kitanzi cha Nyuma cha Intel Agilex F-tile DisplayPort SST Vipengele
Muundo sambamba wa kitanzi wa SST wa zamaniampitaonyesha uwasilishaji wa mtiririko mmoja wa video kutoka kuzama kwa DisplayPort hadi chanzo cha DisplayPort.
Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma. *Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.
ISO 9001:2015 Imesajiliwa
Kielelezo 6. Intel Agilex F-tile DisplayPort SST Sambamba Loopback bila PCR

• Katika lahaja hii, kigezo cha chanzo cha DisplayPort, TX_SUPPORT_IM_ENABLE, kimewashwa na kiolesura cha picha ya video kinatumika.
• Sinki ya DisplayPort hupokea utiririshaji wa video na au sauti kutoka chanzo cha nje cha video kama vile GPU na kukiweka kiolesura cha video sambamba.
• Toleo la video la kuzama la DisplayPort huendesha kiolesura cha video cha chanzo cha DisplayPort moja kwa moja na kusimba kwenye kiungo kikuu cha DisplayPort kabla ya kusambaza kwa kichunguzi.
• IOPLL huendesha sinki ya DisplayPort na saa chanzo za video kwa masafa mahususi.
• Ikiwa sinki ya DisplayPort na kigezo cha MAX_LINK_RATE cha chanzo kimesanidiwa kuwa HBR3 na PIXELS_PER_CLOCK ikisanidiwa kuwa Quad, saa ya video itatumia 300 MHz ili kuauni kasi ya pikseli 8Kp30 (1188/4 = 297 MHz).

Mchoro 7. Intel Agilex F-tile DisplayPort SST Sambamba Loopback na AXIS Video Kiolesura

• Katika lahaja hii, chanzo cha DisplayPort na kigezo cha kuzama, chagua AXIS-VVP FULL katika WASHA PROTOCOLS HALISI ZA DATA YA VIDEO ili kuwezesha Kiolesura cha Data ya Axis Video.
• Sinki ya DisplayPort hupokea utiririshaji wa video na au sauti kutoka chanzo cha nje cha video kama vile GPU na kukiweka kiolesura cha video sambamba.
• Sink ya DisplayPort hubadilisha mtiririko wa data ya video kuwa data ya mhimili wa video na kuendesha kiolesura cha data cha mhimili wa chanzo cha DisplayPort kupitia Bafa ya Fremu ya Video ya VVP. DisplayPort Source hubadilisha data ya mhimili wa video kuwa kiungo kikuu cha DisplayPort kabla ya kusambaza kwa kifuatiliaji.
• Katika lahaja hii ya muundo, kuna saa tatu kuu za video, ambazo ni rx/tx_axi4s_clk, rx_vid_clk, na tx_vid_clk. axi4s_clk inaendeshwa kwa 300 MHz kwa moduli zote za AXIS katika Chanzo na Sink. rx_vid_clk huendesha bomba la Video la Sink la 300 MHz (ili kuauni mwonekano wowote wa hadi 8Kp30 4PIPs), huku tx_vid_clk huendesha bomba la DP Source Video kwa masafa halisi ya Saa ya Pixel (imegawanywa na PIPs).
• Kibadala hiki cha muundo kiotomatiki husanidi masafa ya tx_vid_clk kupitia upangaji programu wa I2C hadi kwenye bodi ya SI5391B OSC wakati muundo unagundua swichi katika azimio.
• Lahaja hii ya muundo inaonyesha tu idadi maalum ya maazimio kama ilivyofafanuliwa awali katika programu ya DisplayPort, ambayo ni:
  — 720p60, RGB
  — 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Mpango wa Kufunga
Mpango wa saa unaonyesha vikoa vya saa katika muundo wa IP wa DisplayPort Intel FPGA wa zamaniample.
Kielelezo 8. Mpango wa saa wa Intel Agilex F-tile DisplayPort TransceiverJedwali 5. Ishara za Mpango wa Kufunga

Saa katika mchoro	Maelezo
Refclk ya SysPLL	Saa ya marejeleo ya Mfumo wa F-tile PLL ambayo inaweza kuwa masafa ya saa yoyote ambayo yanaweza kugawanywa na System PLL kwa masafa hayo ya utoaji. Katika kubuni hii example, system_pll_clk_link na rx/tx refclk_link zinashiriki refclk sawa ya 150 MHz SysPLL.

Saa katika mchoro	Maelezo
	Ni lazima iwe saa inayoendeshwa bila malipo ambayo imeunganishwa kutoka kwa kipini maalum cha marejeleo ya kipitisha data hadi mlango wa saa wa ingizo wa IP ya Saa za Marejeleo na Mfumo wa PLL, kabla ya kuunganisha mlango wa pato unaolingana na DisplayPort Phy Top. Kumbuka: Kwa muundo huu wa zamaniample, sanidi Kidhibiti cha Saa GUI Si5391A OUT6 hadi 150 MHz.
mfumo pll clk kiungo	Masafa ya chini ya pato la Mfumo wa PLL ili kuauni kiwango chote cha DisplayPort ni 320 MHz. Ubunifu huu wa zamaniample hutumia masafa ya kutoa 900 MHz (ya juu zaidi) ili refclk ya SysPLL iweze kushirikiwa na rx/tx refclk_link ambayo ni 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR na Tx PLL Link refclk ambayo ilirekebishwa hadi 150 MHz ili kuauni kiwango cha data cha DisplayPort.
rx_ls_clkout / tx_ls_clkout	Saa ya Kasi ya Kiungo cha DisplayPort ili kuweka msingi wa IP wa DisplayPort. Masafa sawa na Kiwango cha Data gawanya kwa upana wa data sambamba. Example: Frequency = kiwango cha data / upana wa data = 8.1G (HBR3) / bits 40 = 202.5 MHz

2.3. Simulation Testbench
Benchi ya majaribio ya uigaji huiga kitanzi cha mfululizo cha DisplayPort TX hadi RX.
Kielelezo 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block MchoroJedwali 6. Vipengele vya Testbench

Sehemu	Maelezo
Jenereta ya Muundo wa Video	Jenereta hii hutoa mifumo ya upau wa rangi ambayo unaweza kusanidi. Unaweza kuweka kigezo cha muda wa umbizo la video.
Udhibiti wa Testbench	Kizuizi hiki hudhibiti mfuatano wa majaribio wa uigaji na hutoa ishara muhimu za kichocheo kwenye msingi wa TX. Kizuizi cha kudhibiti benchi pia husoma thamani ya CRC kutoka kwa chanzo na sinki ili kufanya ulinganisho.
Kikagua Marudio ya Saa ya Kiungo cha RX	Kikagua hiki huthibitisha ikiwa kipokea sauti cha RX kilichorejeshwa kwa mzunguko wa saa kinalingana na kasi ya data inayotakikana.
Kikagua Marudio ya Saa ya Kiungo cha TX	Kikagua hiki huthibitisha kama kipitisha data kilichorejeshwa cha TX kinalingana na kasi ya data inayotakikana.

Simulation testbench hufanya uthibitishaji ufuatao:
Jedwali 7. Uthibitishaji wa Testbench

Vigezo vya Mtihani	Uthibitishaji
• Unganisha Mafunzo kwa Kiwango cha Data HBR3 • Soma rejista za DPCD ili kuangalia kama Hali ya DP inaweka na kupima kasi ya TX na RX Link.	Huunganisha Kikagua Marudio ili kupima Kasi ya Kiungo masafa ya pato la saa kutoka kwa kipitishi sauti cha TX na RX.
• Endesha muundo wa video kutoka TX hadi RX. • Thibitisha CRC kwa chanzo na sinki ili kuangalia kama zinalingana	• Huunganisha jenereta ya muundo wa video kwenye Chanzo cha DisplayPort ili kutoa mchoro wa video. • Udhibiti wa Testbench unaofuata unasoma chanzo na Sink CRC kutoka rejista za DPTX na DPRX na kulinganisha ili kuhakikisha kwamba thamani zote za CRC zinafanana. Kumbuka: Ili kuhakikisha kuwa CRC imekokotwa, ni lazima uwashe kigezo cha otomatiki cha jaribio la CTS.

Historia ya Marekebisho ya Hati ya F-Tile DisplayPort Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2022.09.02	22.	20.0.1	•Kichwa cha hati kilichobadilishwa kutoka kwa DisplayPort Intel Agilex F-Tile FPGA IP Design Exampna Mwongozo wa Mtumiaji kwa F-Tile DisplayPort Intel FPGA IP Design Exampna Mwongozo wa Mtumiaji. •Muundo wa Video wa AXIS Umewasha Example lahaja. •Iliondoa muundo wa Kiwango Kilichotulia na ikabadilisha na Muundo wa Multi Rate Example. •Imeondoa dokezo katika DisplayPort Intel FPGA IP Design Example Mwongozo wa Kuanza Haraka unaosema toleo la programu ya Intel Quartus Prime 21.4 linaauni Muundo wa Awali wa Exampchini. •Kielelezo cha Muundo wa Saraka kilibadilishwa na kielelezo sahihi. •Imeongeza sehemu Inazalisha Upya ELF File chini ya Kukusanya na Kujaribu Usanifu. •Ilisasisha sehemu ya Maunzi na Mahitaji ya Programu ili kujumuisha maunzi ya ziada mahitaji.
2021.12.13	21.	20.0.0	Kutolewa kwa awali.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
*Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.
ISO 9001:2015 Imesajiliwa

Toleo la mtandaoni
Tuma Maoni
UG-20347
Kitambulisho: 709308
Toleo: 2022.09.02

Nyaraka / Rasilimali

Intel F-Tile DisplayPort FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Marejeleo

• Mwongozo wa Mtumiaji