Intel Chip ID FPGA Rdzenie IP

Każdy obsługiwany układ Intel® FPGA ma unikalny 64-bitowy identyfikator chipa. Chip ID Rdzenie Intel FPGA IP umożliwiają odczytanie tego identyfikatora chipa w celu identyfikacji urządzenia.

Informacje powiązane

• Wprowadzenie do rdzeni IP Intel FPGA
  • Zawiera ogólne informacje o wszystkich rdzeniach Intel FPGA IP, w tym parametryzację, generowanie, aktualizowanie i symulowanie rdzeni IP.
• Generowanie skryptu konfiguracji połączonego symulatora
  • Twórz skrypty symulacyjne, które nie wymagają ręcznej aktualizacji oprogramowania lub aktualizacji wersji IP.

Wsparcie urządzeń

Rdzenie IP	Obsługiwane urządzenia
Identyfikator chipa Intel Stratix® 10 FPGA IP core	Intel Stratix 10
Unikalny identyfikator chipa Rdzeń IP Intel Arria® 10 FPGA	Intel Arria 10
Unikalny identyfikator chipa Rdzeń IP Intel Cyclone® 10 GX FPGA	Intel Cyclone 10 GX
Unikalny identyfikator chipa Intel MAX® 10 FPGA IP	IntelMAX 10
Unikalny identyfikator chipa Intel FPGA IP core	Stratix V Arria V Cyklon V

Informacje powiązane

• Unikalny identyfikator chipa Intel MAX 10 FPGA IP Core

Identyfikator chipa Intel Stratix 10 FPGA IP Core

• W tej sekcji opisano rdzeń IP Intel Stratix 10 FPGA o identyfikatorze chipa.

Opis funkcjonalny

Sygnał data_valid zaczyna się od stanu niskiego w stanie początkowym, w którym żadne dane nie są odczytywane z urządzenia. Po podaniu impulsu od wysokiego do niskiego do portu wejściowego readid, identyfikator chipa Intel Stratix 10 FPGA IP odczytuje unikalny identyfikator chipa. Po odczytaniu rdzeń IP potwierdza sygnał data_valid, aby wskazać, że unikalna wartość identyfikatora chipa na porcie wyjściowym jest gotowa do pobrania. Operacja powtarza się tylko po zresetowaniu rdzenia IP. Port wyjściowy chip_id[63:0] przechowuje wartość unikalnego identyfikatora chipa do czasu ponownej konfiguracji urządzenia lub zresetowania rdzenia IP.

Notatka: Nie można symulować rdzenia IP Chip ID, ponieważ rdzeń IP otrzymuje odpowiedź na dane ID chipa z SDM. Aby zweryfikować ten rdzeń IP, firma Intel zaleca przeprowadzenie oceny sprzętu.

Porty

Rysunek 1: Identyfikator chipa Intel Stratix 10 FPGA IP Core Porty

Tabela 2: Chip ID Intel Stratix 10 FPGA IP Core Porty Opis

Port	Wejście/Wyjście	Rozmiar (bit)	Opis
brzęk	Wejście	1	Podaje sygnał zegara do bloku ID chipa. Maksymalna obsługiwana częstotliwość odpowiada zegarowi systemowemu.
nastawić	Wejście	1	Synchroniczny reset, który resetuje rdzeń IP. Aby zresetować rdzeń IP, zapewnij wysoki sygnał resetowania przez co najmniej 10 cykli clkin.
dane_poprawne	Wyjście	1	Wskazuje, że unikalny identyfikator chipa jest gotowy do pobrania. Jeśli sygnał jest niski, rdzeń IP jest w stanie początkowym lub ładuje dane z identyfikatora bezpiecznika. Gdy rdzeń IP potwierdzi sygnał, dane są gotowe do pobrania na porcie wyjściowym chip_id[63..0].
chip_id	Wyjście	64	Wskazuje unikalny identyfikator chipa zgodnie z odpowiednią lokalizacją identyfikatora bezpiecznika. Dane są ważne tylko wtedy, gdy rdzeń IP potwierdzi sygnał data_valid. Wartość przy włączeniu resetuje się do 0. Port wyjściowy chip_id [63:0] przechowuje wartość unikalnego identyfikatora chipa do czasu ponownej konfiguracji urządzenia lub zresetowania rdzenia IP.
przeczytaj	Wejście	1	Sygnał readid służy do odczytu wartości ID z urządzenia. Za każdym razem, gdy wartość sygnału zmienia się z 1 na 0, rdzeń IP uruchamia operację odczytu identyfikatora. Musisz doprowadzić sygnał do 0, gdy nie jest używany. Aby rozpocząć operację odczytu identyfikatora, ustaw wysoki poziom sygnału na co najmniej 3 cykle zegara, a następnie obniż go. Rdzeń IP zaczyna odczytywać wartość identyfikatora chipa.

Dostęp do Chip ID Intel Stratix 10 FPGA IP przez Signal Tap

Po przełączeniu sygnału readid rdzeń Chip ID Intel Stratix 10 FPGA IP rozpoczyna odczytywanie identyfikatora chipa z urządzenia Intel Stratix 10. Gdy identyfikator chipa jest gotowy, rdzeń Chip ID Intel Stratix 10 FPGA IP potwierdza sygnał data_valid i kończy JTAG dostęp.

Notatka: Pozwól na opóźnienie równoważne tCD2UM po pełnej konfiguracji chipa przed próbą odczytania unikalnego identyfikatora chipa. Wartość tCD2UM można znaleźć w arkuszu danych danego urządzenia.

Resetowanie identyfikatora chipa Intel Stratix 10 FPGA IP Core

Aby zresetować rdzeń IP, należy zapewnić sygnał resetowania przez co najmniej dziesięć cykli zegara.

Notatka

1. W przypadku urządzeń Intel Stratix 10 nie resetuj rdzenia IP do co najmniej tCD2UM po pełnej inicjalizacji układu. Wartość tCD2UM można znaleźć w arkuszu danych danego urządzenia.
2. Aby uzyskać wskazówki dotyczące tworzenia instancji rdzenia IP, należy zapoznać się z sekcją Intel Stratix 10 Reset Release IP w Podręczniku użytkownika konfiguracji Intel Stratix 10.

Informacje powiązane

Podręcznik użytkownika konfiguracji Intel Stratix 10

• Zawiera więcej informacji na temat Intel Stratix 10 Reset Release IP.

Identyfikator chipa Rdzenie Intel FPGA IP

W tej sekcji opisano następujące rdzenie IP

• Unikalny identyfikator chipa Rdzeń IP Intel Arria 10 FPGA
• Unikalny identyfikator chipa Rdzeń IP Intel Cyclone 10 GX FPGA
• Unikalny identyfikator chipa Intel FPGA IP core

Opis funkcjonalny

Sygnał data_valid zaczyna się od stanu niskiego w stanie początkowym, w którym żadne dane nie są odczytywane z urządzenia. Po podaniu sygnału zegara do portu wejściowego clkin, rdzeń Chip ID Intel FPGA IP odczytuje unikalny identyfikator chipa. Po odczytaniu rdzeń IP potwierdza sygnał data_valid, aby wskazać, że unikalna wartość identyfikatora chipa na porcie wyjściowym jest gotowa do pobrania. Operacja powtarza się tylko po zresetowaniu rdzenia IP. Port wyjściowy chip_id[63:0] przechowuje wartość unikalnego identyfikatora chipa do czasu ponownej konfiguracji urządzenia lub zresetowania rdzenia IP.

Notatka: Rdzeń Intel Chip ID IP nie ma modelu symulacyjnego files. Aby zweryfikować ten rdzeń IP, firma Intel zaleca przeprowadzenie oceny sprzętu.

Rysunek 2: Identyfikator chipa Intel FPGA IP Core Porty

Tabela 3: Chip ID Intel FPGA IP Core Porty Opis

Port	Wejście/Wyjście	Rozmiar (bit)	Opis
brzęk	Wejście	1	Podaje sygnał zegara do bloku ID chipa. Maksymalne obsługiwane częstotliwości są następujące: • Dla Intel Arria 10 i Intel Cyclone 10 GX: 30 MHz. • Dla Intel MAX 10, Stratix V, Arria V i Cyclone V: 100 MHz.
nastawić	Wejście	1	Synchroniczny reset, który resetuje rdzeń IP. Aby zresetować rdzeń IP, zapewnij wysoki poziom sygnału resetowania przez co najmniej 10 cykli brzęczenia(1). Port wyjściowy chip_id [63:0] przechowuje wartość unikalnego identyfikatora chipa do czasu ponownej konfiguracji urządzenia lub zresetowania rdzenia IP.
dane_poprawne	Wyjście	1	Wskazuje, że unikalny identyfikator chipa jest gotowy do pobrania. Jeśli sygnał jest niski, rdzeń IP jest w stanie początkowym lub ładuje dane z identyfikatora bezpiecznika. Gdy rdzeń IP potwierdzi sygnał, dane są gotowe do pobrania na porcie wyjściowym chip_id[63..0].
chip_id	Wyjście	64	Wskazuje unikalny identyfikator chipa zgodnie z odpowiednią lokalizacją identyfikatora bezpiecznika. Dane są ważne tylko wtedy, gdy rdzeń IP potwierdzi sygnał data_valid. Wartość przy włączeniu resetuje się do 0.

Uzyskiwanie dostępu do unikalnego identyfikatora chipa Intel Arria 10 FPGA IP i unikalnego identyfikatora chipa Intel Cyclone 10 GX FPGA IP przez Signal Tap

Notatka: Identyfikator chipa Intel Arria 10 i Intel Cyclone 10 GX jest niedostępny, jeśli masz inne systemy lub rdzenie IP uzyskujące dostęp do JTAG jednocześnie. na przykładample, analizator stanów logicznych Signal Tap II, zestaw narzędzi nadawczo-odbiorczych, sygnały lub sondy w systemie oraz rdzeń IP kontrolera SmartVID.

Po przełączeniu sygnału resetowania rdzenie Unique Chip ID Intel Arria 10 FPGA IP i Unique Chip ID Intel Cyclone 10 GX FPGA IP zaczynają odczytywać identyfikator chipa z urządzenia Intel Arria 10 lub Intel Cyclone 10 GX. Gdy identyfikator chipa jest gotowy, rdzenie Unique Chip ID Intel Arria 10 FPGA IP i Unique Chip ID Intel Cyclone 10 GX FPGA IP zapewniają prawidłowy sygnał data_valid i kończą JTAG dostęp.

Notatka: Pozwól na opóźnienie równoważne tCD2UM po pełnej konfiguracji chipa przed próbą odczytania unikalnego identyfikatora chipa. Wartość tCD2UM można znaleźć w arkuszu danych danego urządzenia.

Resetowanie identyfikatora chipa Intel FPGA IP Core

Aby zresetować rdzeń IP, należy zapewnić sygnał resetowania przez co najmniej dziesięć cykli zegara. Po cofnięciu potwierdzenia sygnału resetowania rdzeń IP ponownie odczytuje unikalny identyfikator chipa z bloku identyfikatora bezpiecznika. Rdzeń IP potwierdza sygnał data_valid po zakończeniu operacji.

Notatka: W przypadku urządzeń Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V i Cyclone V nie resetuj rdzenia IP do co najmniej tCD2UM po pełnej inicjalizacji układu. Wartość tCD2UM można znaleźć w arkuszu danych danego urządzenia.

Identyfikator chipa Archiwa instrukcji obsługi rdzeni IP Intel FPGA

Jeśli wersja rdzenia IP nie jest wymieniona, obowiązuje instrukcja obsługi dla poprzedniej wersji rdzenia IP.

Wersja rdzenia IP	Instrukcja użytkownika
18.1	Chip ID Intel FPGA IP Cores Podręcznik użytkownika
18.0	Chip ID Intel FPGA IP Cores Podręcznik użytkownika

Historia wersji dokumentu dla identyfikatora chipa Intel FPGA IP Cores User Guide

Wersja dokumentu	Intela Quartusa® Wersja podstawowa	Zmiany
2022.09.26	20.3	REMOVED Najlepsze praktyki zarządzania projektami połączyć. Zaktualizowano Opis funkcjonalny w Chip ID Intel Stratix 10 FPGA IP Core. Zaktualizowano Opis funkcjonalny w Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Zaktualizowano opis clkin i resetports w tabeli: Chip ID Intel FPGA IP Core Porty Opis aby uwzględnić szczegóły Intel MAX 10. Zaktualizowano Resetowanie identyfikatora chipa Intel FPGA IP Core sekcji, aby uwzględnić obsługę urządzenia Intel MAX 10.
2019.05.17	19.1	Zaktualizowano Resetowanie identyfikatora chipa Intel Stratix 10 FPGA IP Core topic, aby dodać drugą uwagę dotyczącą wskazówek dotyczących tworzenia instancji IP core.
2019.02.19	18.1	Dodano obsługę urządzeń Intel MAX 10 w Rdzenie IP i obsługiwane urządzenia tabela.
2018.12.24	18.1	Dodano Identyfikator chipa Archiwa instrukcji obsługi rdzeni IP Intel FPGA sekcja.  Zmieniono strukturę dokumentu, aby podać więcej szczegółów na temat odpowiednich obsługiwanych urządzeń.
2018.06.08	18.0	Zaktualizowano opis portu readid. Zaktualizowano opis portu resetowania.
2018.05.07	18.0	Dodano port readid dla rdzenia Intel Stratix 10 FPGA IP o identyfikatorze chipa.

 

Data	Wersja	Zmiany
Grudzień 2017	2017.12.11	Zaktualizowano tytuł dokumentu z Przewodnik użytkownika Altera Unique Chip ID IP Core. W dodatku Wsparcie urządzeń sekcja.  Połączone i dodane informacje z Podręcznik użytkownika rdzenia IP Altera Arria 10 Unique Chip ID I Przewodnik użytkownika Stratix 10 Unique Chip ID IP Core. Przemianowany na Intel. Zaktualizowano Opis funkcjonalny. Dodano obsługę urządzeń Intel Cyclone 10 GX.
Maj 2016	2016.05.02	Usunięto podstawowe informacje o standardzie IP i dodano łącze do podręcznika Quartus Prime. Zaktualizowana uwaga dotycząca obsługi urządzeń Arria 10.
Wrzesień 2014	2014.09.02	• Zaktualizowano tytuł dokumentu, aby odzwierciedlał nową nazwę rdzenia IP „Altera Unique Chip ID”.

Data	Wersja	Zmiany
Sierpień 2014	2014.08.18	Zaktualizowano kroki parametryzacji dla starszego edytora parametrów. Dodano uwagę, że ten rdzeń IP nie obsługuje projektów Arria 10.
Czerwiec 2014	2014.06.30	Zastąpiono informacje MegaWizard Plug-In Manager katalogiem IP. Dodano standardowe informacje o ulepszaniu rdzeni IP. Dodano standardowe informacje dotyczące instalacji i licencjonowania. Usunięto nieaktualne informacje o poziomie obsługi urządzenia. Obsługa podstawowych urządzeń IP jest teraz dostępna w katalogu IP i edytorze parametrów.
Wrzesień 2013	2013.09.20	Zaktualizowano, aby zmienić „Pozyskiwanie identyfikatora chipa urządzenia FPGA” na „Uzyskiwanie unikalnego identyfikatora chipa urządzenia FPGA”
Maj 2013	1.0	Pierwsze wydanie.

Wyślij opinię

Dokumenty / Zasoby

Intel Chip ID FPGA Rdzenie IP [plik PDF] Instrukcja użytkownika Chip ID FPGA Rdzenie IP, Chip ID, Rdzenie FPGA IP, Rdzenie IP

Odniesienia

• Instrukcja obsługi