FPGA IP
Дизајн ПрampУпатство за употреба
F-Tile 25G Ethernet Intel®
Ажурирано за Intel® Quartus®
Prime Design Suite: 22.3
IP верзија: 1.0.0

Водич за брз почеток

F-плочката 25G Ethernet Intel FPGA IP за уредите Intel Agilex™ обезбедува можност за генерирање дизајн на пр.amples за избраните конфигурации.
Слика 1. Дизајн Прample Употреба

Структура на директориумот

Слика 2. 25G Ethernet Intel FPGA IP Дизајн Прample Структура на директориумот

• Симулацијата files (тестна маса само за симулација) се наоѓаат воample_dir>/прample_testbench.
• Дизајнот само за компилација прampЛе се наоѓа воample_dir>/ compilation_test_design.
• Хардверска конфигурација и тест files (дизајнот прample во хардвер) се наоѓаат воample_dir>/hardware_test_design.

Табела 1. Именик и File Описи

File Имиња	Опис
eth_ex_25g.qpf	Проект Intel Quartus® Prime file.
eth_ex_25g.qsf	Поставки на проектот Intel Quartus Prime file.
eth_ex_25g.sdc	Ограничувања за дизајн на Synopsys file. Можете да го копирате и измените ова file за сопствен дизајн на јадрото на Intel FPGA IP од 25 GbE.
eth_ex_25g.v	Дизајн на Verilog HDL од највисоко ниво на прample file. Едноканалниот дизајн користи Verilog file.
заеднички/	Дизајн на хардвер прampподдршка files.
hwtest/main.tcl	Главна file за пристап до Системската конзола.

Генерирање на дизајнот Прample

Слика 4. Exampјазичето Дизајн во F-плочката 25G Ethernet Intel FPGA IP уредувач на параметри

Следете ги овие чекори за да генерирате хардверски дизајн на прample и testbench:

1. Во Intel Quartus Prime Pro Edition, кликнете File ➤ New Project Wizard за создавање нов проект Quartus Prime, или File ➤ Отворете го проектот за да отворите постоечки проект Quartus Prime. Волшебникот ве поттикнува да наведете уред.
2. Во каталогот IP, лоцирајте и изберете 25G Ethernet Intel FPGA IP за Agilex. Се појавува прозорецот New IP Variation.
3. Наведете име од највисоко ниво за вашата IP варијација и кликнете OK. Уредувачот на параметри го додава .ip од највисоко ниво file на тековниот проект автоматски. Ако ви биде побарано рачно да додадете .ip file на проектот, кликнете Проект ➤ Додај/Отстрани Files во Проектот за да го додадете file.
4. Во софтверот Intel Quartus Prime Pro Edition, мора да изберете специфичен Intel Agilex уред во полето Device или да го задржите стандардниот уред што го предлага софтверот Intel Quartus Prime.
   Забелешка: Хардверскиот дизајн на прample го препишува изборот со уредот на целната табла. Ја одредувате целната табла од менито за дизајн, прample опции во Прampтабот Дизајн.
5. Кликнете на ОК. Се појавува уредувачот на параметри.
6. На табулаторот IP, наведете ги параметрите за вашата варијација на јадрото на IP.
7. На прample Дизајн табот, за прampле Дизајн Files, изберете ја опцијата Симулација за генерирање на тест бенч и изберете ја опцијата Синтеза за да го генерирате дизајнот на хардверот на пр.ampле. Само Verilog HDL files се генерираат.
   Забелешка: Функционално VHDL IP јадро не е достапно. Наведете само Verilog HDL, за вашиот дизајн на јадрото на IP на прampле.
8. За комплет за развој на цели, изберете го комплетот за развивачи на Transceiver-SoC од серијата Agilex I
9. Кликнете на Generate ExampКопче за дизајн. Одберете прampсе појавува прозорец Директориум за дизајн.
10. Ако сакате да го измените дизајнот на прampпатека или име на директориумот од стандардните прикажани (alt_e25_f_0_example_design), прелистајте до новата патека и напишете го новиот дизајн прampиме на директориумот (ample_dir>).
11. Кликнете на ОК.

1.2.1. Дизајн Прample Параметри
Табела 2. Параметри во Прampтаб Дизајн

Параметар	Опис
Exampле Дизајн	Достапно прampле дизајни за поставките на IP параметарот. Само единечен канал прampДизајнот е поддржан за оваа IP адреса.
Exampле Дизајн Files	На fileда генерира за различна развојна фаза. • Симулација - го генерира потребното files за симулирање на ексampдизајн. • Синтеза - ја генерира синтезата fileс. Користете ги овие fileда го составиме дизајнот во софтверот Intel Quartus Prime Pro Edition за хардверско тестирање и да извршиме статичка анализа на тајминг.
Генерирајте File Формат	Форматот на RTL files за симулација - Verilog.
Изберете Табла	Поддржан хардвер за имплементација на дизајнот. Кога ќе изберете плочка за развој на Intel FPGA, користете го уредот AGIB027R31B1E2VRO како целен уред за дизајн на пр.ampле генерација. Agilex I-series Transceiver-SoC Dev Kit: Оваа опција ви овозможува да го тестирате дизајнот пр.ampле на избраниот комплет за развој на IP Intel FPGA. Оваа опција автоматски го избира Целниот уред на AGIB027R31B1E2VRO. Ако вашата ревизија на таблата има различна класа на уред, можете да го промените целниот уред. Никој: Оваа опција ги исклучува хардверските аспекти за дизајнот на прampле.

1.3. Генерирање плочка Files

Поддршка-логичката генерација е чекор пред синтеза што се користи за генерирање на плочки поврзани со плочка fileпотребни за симулација и хардверски дизајн. Генерирањето плочки е потребно за сите
Дизајнерски симулации базирани на F-плочка. Мора да го завршите овој чекор пред симулацијата.

1. Во командната линија, одете во папката compilation_test_design во вашиот поранешенampдизајн: ЦД /compilation_test_design.
2. Извршете ја следнава команда: quartus_tlg alt_eth_25g

1.4. Симулирање на F-плочка 25G Ethernet Intel FPGA IP дизајн 
Example Testbench
Можете да го компајлирате и симулирате дизајнот со извршување на скрипта за симулација од командната линија.

1. Во командната линија, сменете го работниот директориум што симулира тест-бенч: cdample_dir>/ex_25g/sim.
2. Извршете ја симулацијата за поставување IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Табела 3. Чекори за симулирање на тест-бенч

Симулатор	Инструкции
VCS*	Во командната линија, напишете sh run_vcs.sh
QuestaSim*	Во командната линија, напишете vsim -do run_vsim.do -logfile vsim.log Ако претпочитате да симулирате без да се појави QuestaSim GUI, напишете vsim -c -do run_vsim.do -logfile vsim.log
Каденција -Xcelium*	Во командната линија, напишете sh run_xcelium.sh

Успешната симулација завршува со следнава порака:
Симулацијата помина. или Testbench комплетен.
По успешното завршување, можете да ги анализирате резултатите.
1.5. Составување и конфигурирање на дизајнот Прampле во Хардвер
Уредувачот на основни параметри 25G Ethernet Intel FPGA IP ви овозможува да го компајлирате и конфигурирате дизајнот пр.ampле на комплет за развој на цел.

За да се состави и конфигурира дизајн прampза хардвер, следете ги овие чекори:

1. Стартувајте го софтверот Intel Quartus Prime Pro Edition и изберете Processing ➤ Start Compilation за да го компајлирате дизајнот.
2. Откако ќе генерирате SRAM објект file .sof, следете ги овие чекори за да го програмирате дизајнот на хардверот прampна уредот Intel Agilex:
   а. Во менито Алатки, кликнете Програмер.
   б. Во програмерот, кликнете Hardware Setup.
   в. Изберете уред за програмирање.
   г. Изберете и додајте ја плочката Intel Agilex на вашата сесија Intel Quartus Prime Pro Edition.
   д. Проверете дали режимот е поставен на JTAG.
   ѓ. Изберете го уредот Intel Agilex и кликнете Додај уред. Програмерот се прикажува
   блок дијаграм на врските помеѓу уредите на вашата табла.
   е. Во редот со вашиот .sof, штиклирајте го полето за .sof.
   ч. Проверете го полето во колоната Програма/Конфигурирај.
   јас. Кликнете на Start.

1.6. Тестирање на F-плочка 25G Ethernet Intel FPGA IP Дизајн на хардвер Прample
Откако ќе го компајлирате F-плочката 25G Ethernet Intel FPGA IP дизајн на јадрото на прampи конфигурирајте го на вашиот уред Intel Agilex, можете да ја користите Системската конзола за програмирање на IP-јадрото.
За да ја вклучите Системската конзола и да го тестирате дизајнот на хардверот на прampле, следете ги овие чекори:

1. Во софтверот Intel Quartus Prime Pro Edition, изберете Tools ➤ System
   Алатки за дебагирање ➤ Системска конзола за стартување на системската конзола.
2. Во окното Tcl Console, напишете cd hwtest за да го промените директориумот во / hardware_test_design/hwtest.
3. Внесете извор main.tcl за да отворите врска со JTAG господар.

Следете ја процедурата за тестирање во делот Тестирање на хардверот на дизајнот прampи набљудувајте ги резултатите од тестот во системската конзола.

F-плочка 25G етернет дизајн Прample за уредите Intel Agilex

Дизајнот на F-плочка 25G етернет на прampле демонстрира решение за етернет за уредите Intel Agilex кои користат 25G Ethernet Intel FPGA IP јадро.
Генерирајте го дизајнот прampле од Прampливчето Дизајн на уредувачот на параметрите на 25G Ethernet Intel FPGA IP. Можете исто така да изберете да го генерирате дизајнот со или без
функцијата Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Карактеристики

• Поддржува единечен етернет канал кој работи на 25G.
• Генерира дизајн прampсо карактеристика RS-FEC.
• Обезбедува тест бенч и скрипта за симулација.
• Инстанцира F-Tile Reference и системски PLL часовници Intel FPGA IP врз основа на IP конфигурација.

2.2. Барања за хардвер и софтвер
Интел го користи следниот хардвер и софтвер за тестирање на дизајнот на прampво Линукс систем:

• Софтвер Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS и Cadence Xcelium симулатор.
• Интел Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) за хардверско тестирање.

2.3. Функционален опис
Дизајнот на F-плочка 25G етернет на прampЛе се состои од MAC+PCS+PMA основна варијанта. Следниве блок дијаграми ги прикажуваат компонентите на дизајнот и сигналите на највисоко ниво на основната варијанта MAC+PCS+PMA во дизајнот на F-плочка 25G Ethernet, пр.ampле.
Слика 5. Блок дијаграм - F-плочка 25G етернет дизајн Прample (MAC+PCS+PMA Core варијанта)

2.3.1. Компоненти за дизајн
Табела 4. Компоненти за дизајн

Компонента	Опис
F-плочка 25G етернет Intel FPGA IP	Се состои од MAC, PCS и трансивер PHY, со следнава конфигурација: • Основна варијанта: MAC+PCS+PMA • Овозможи контрола на проток: Факултативно • Овозможи генерирање дефекти на врската: Факултативно • Овозможи премин на преамбулата: Факултативно • Овозможи собирање статистика: Факултативно • Овозможете бројачи за статистика MAC: Факултативно • Референтна фреквенција на часовникот: 156.25 За дизајнот прampсо функцијата RS-FEC, конфигуриран е следниот дополнителен параметар: • Овозможи RS-FEC: Факултативно
F-Tile Reference и системски PLL часовници Intel FPGA IP	Поставките на уредувачот на параметрите на F-Tile и системски PLL часовници FPGA IP се усогласуваат со барањата на F-плочката 25G етернет Intel FPGA IP. Ако го генерирате дизајнот на прampсо користење Генерирајте Exampле Дизајн копче во уредувачот на параметрите IP, IP се инстанцира автоматски. Ако креирате сопствен дизајн на прampЛе, мора рачно да ја инстанцирате оваа IP адреса и да ги поврзете сите I/O порти. За информации за оваа IP адреса, погледнете Упатство за употреба на F-Tile Architecture и PMA и FEC Direct PHY IP.
Клиентска логика	Се состои од: • Сообраќаен генератор, кој генерира рафални пакети до 25G Ethernet Intel FPGA IP-јадрото за пренос. • Монитор за сообраќај, кој ги следи рафалните пакети што доаѓаат од 25G Ethernet Intel FPGA IP јадрото.
Извор и сонда	Сигнали за извор и сонда, вклучително и влезен сигнал за ресетирање на системот, кој можете да го користите за дебагирање.

Поврзани информации
Упатство за употреба на F-Tile Architecture и PMA и FEC Direct PHY IP

Симулација

Тестната клупа испраќа сообраќај преку IP-јадрото, вежбајќи ја страната на пренос и примање на IP-јадрото.
2.4.1. Тест клупа
Слика 6. Блок дијаграм на F-плочка 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Табела 5. Компоненти на тест-бенч

Компонента	Опис
Уред под тест (DUT)	25G Ethernet Intel FPGA IP јадро.
Генератор на етернет пакети и монитор на пакети	• Генераторот на пакети генерира рамки и пренесува до DUT. • Packet Monitor ги следи патеките за податоци TX и RX и ги прикажува рамките во конзолата на симулаторот.
F-Tile Reference и системски PLL часовници Intel FPGA IP	Генерира референтни часовници на трансивер и системски PLL.

2.4.2. Симулациски дизајн ПрampЛе Компоненти
Табела 6. F-плочка 25G етернет дизајн Прample Testbench File Описи

File Име	Опис
Тест бенч и симулација Files
basic_avl_tb_top.v	Тест клупа од највисоко ниво file. Тестната клупа го инстанцира DUT, врши Avalon® мемориска конфигурација на дизајнерските компоненти и логиката на клиентот и испраќа и прима пакети до или од 25G Ethernet Intel FPGA IP.
Testbench скрипти
продолжи…

File Име	Опис
run_vsim.do	Скриптата ModelSim за извршување на тест-бенч.
run_vcs.sh	Скриптата Synopsys VCS за извршување на тест-бенч.
run_xcelium.ш	Скриптата Cadence Xcelium за извршување на тест-бенч.

2.4.3. Тест случај
Тест случајот за симулација ги извршува следните дејства:

1. Инстанцира F-плочка 25G етернет Intel FPGA IP и F-плочка референца и системски PLL часовници Intel FPGA IP.
2. Чека RX часовникот и сигналот за статусот PHY да се смират.
3. Го печати статусот PHY.
4. Испраќа и прима 10 валидни податоци.
5. Ги анализира резултатите. Успешната клупа за тестирање прикажува „Testbench завршена“.

Следниве сample излезот илустрира успешно симулациско тестирање:

Компилација

Следете ја постапката во Составување и конфигурирање на дизајнот Прample во Хардвер за да го компајлирате и конфигурирате дизајнот прample во избраниот хардвер.
Можете да ја процените искористеноста на ресурсите и Fmax користејќи го дизајнот само за компилација прampле. Можете да го компајлирате вашиот дизајн користејќи ја командата Start Compilation на
Мени за обработка во софтверот Intel Quartus Prime Pro Edition. Успешната компилација го генерира резимето на извештајот за компилација.
За повеќе информации, погледнете во Компилацијата за дизајн во упатството за корисникот на Intel Quartus Prime Pro Edition.
Поврзани информации

• Составување и конфигурирање на дизајнот Прampво Хардвер на страница 7
• Корисничко упатство за компилација на дизајн во Intel Quartus Prime Pro Edition

2.6. Тестирање на хардвер
Во дизајнот на хардверот прampможе да го програмирате IP-јадрото во режим на внатрешен сериски повратен циклус и да генерирате сообраќај на страната на преносот што се враќа назад низ страната за примање.
Следете ја постапката на дадената врска со поврзани информации за да го тестирате дизајнот на прample во избраниот хардвер.
Поврзани информации
Тестирање на F-плочка 25G Ethernet Intel FPGA IP Дизајн на хардвер ПрampЛе на страница 8
2.6.1. Постапка за тестирање
Следете ги овие чекори за да го тестирате дизајнот на прampво хардверот:

1. Пред да го извршите хардверското тестирање за овој дизајн на прampле, мора да го ресетирате системот:
   а. Кликнете на Tools ➤ In-System Sources & Probes Editor алатката за стандардниот извор и интерфејс на интерфејсот на сонда.
   б. Вклучете го сигналот за ресетирање на системот (Извор[3:0]) од 7 на 8 за да ги примените ресетирањето и вратете го сигналот за ресетирање на системот назад на 7 за да го ослободите системот од состојбата на ресетирање.
   в. Следете ги сигналите на сондата и уверете се дека статусот е валиден.
2. Во системската конзола, одете во папката hwtest и извршете ја командата: source main.tcl за да изберете JTAG господар. Стандардно, првиот ЈTAG мајстор на ЈTAG синџирот е избран. За да го изберете ЈTAG господар за уредите Intel Agilex, извршете ја оваа команда: set_jtag <number of appropriate JTAG господар>. Прample: set_jtag 1.
3. Извршете ги следните команди во системската конзола за да го започнете серискиот тест за враќање на јамката:

Табела 7. Параметри на команди

Параметар	Опис	Example Употреба
chkphy_status	Ги прикажува фреквенциите на часовникот и статусот на заклучување PHY.	% chkphy_status 0 # Проверете го статусот на врската 0
chkmac_stats	Ги прикажува вредностите во бројачите за статистика MAC.	% chkmac_stats 0 # Го проверува бројачот за статистика на mac на врската 0
јасни_сите_статистички податоци	Ги брише бројачите за статистика на основните IP.	% clear_all_stats 0 # Го брише статистичкиот бројач на врската 0
start_gen	Го стартува генераторот на пакети.	% start_gen 0 # Започнете со генерирање на пакети на врската 0
stop_gen	Го запира генераторот на пакети.	% stop_gen 0 # Стоп за генерирање пакети на врската 0
loop_on	Вклучува внатрешна сериска јамка.	% loop_on 0 # Вклучете внатрешен повратен циклус на врската 0
loop_off	Исклучува внатрешна сериска јамка.	% loop_off 0 # Исклучете го внатрешниот повратен циклус на врската 0
reg_read	Ја враќа вредноста на основниот регистар на IP во .	% reg_read 0x402 # Читај IP CSR регистар на адреса 402 од врската 0
reg_write	Пишува до регистарот на јадрото на IP на адресата .	% reg_write 0x401 0x1 # Напишете 0x1 во IP CSR гребење регистар на адреса 401 од врската 0

а. Напишете loop_on за да го вклучите внатрешниот сериски режим на враќање назад.
б. Напишете chkphy_status за проверка на статусот на PHY. Статусот TXCLK, RXCLK и RX треба да ги има истите вредности прикажани подолу за стабилна врска:

в. Напишете clear_all_stats да ги исчистите регистрите за статистика TX и RX.
г. Напишете start_gen да започне генерирање на пакети.
д. Напишете stop_gen да се запре генерирањето на пакети.
ѓ. Напишете chkmac_stats да ги прочитате бројачите за статистика TX и RX. Уверете се дека:
јас. Рамките на пренесените пакети се совпаѓаат со примените рамки на пакети.
ii. Не се примаат рамки за грешки.
е. Напишете loop_off за да го исклучите внатрешниот сериски loopback.
Слика 7. SampИзлез за тестирање — бројачи за статистика TX и RX

Историја на ревизии на документи за F-плочка 25G етернет FPGA IP дизајн ПрampУпатство за употреба

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
2022.10.14	22.3	1.0.0	Почетно ослободување.

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
ISO
9001:2015
Регистриран

Онлајн верзија
Испрати повратни информации
ID: 750200
Верзија: 2022.10.14

Документи / ресурси

Intel F-Tile 25G Ethernet FPGA IP Дизајн Прample [pdf] Упатство за корисникот F-Tile 25G Ethernet FPGA IP Дизајн Прample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Дизајн Прampле, 750200

Референци

• Упатство за употреба