Intel Chip ID FPGA IP branduoliai

Kiekvienas palaikomas Intel® FPGA turi unikalų 64 bitų lusto ID. Lusto ID Intel FPGA IP branduoliai leidžia nuskaityti šį lusto ID įrenginio identifikavimui.

Susijusi informacija

• Įvadas į Intel FPGA IP branduolius
  • Pateikiama bendra informacija apie visus Intel FPGA IP branduolius, įskaitant parametrų nustatymą, generavimą, atnaujinimą ir IP branduolių modeliavimą.
• Kombinuoto simuliatoriaus sąrankos scenarijaus generavimas
  • Kurkite modeliavimo scenarijus, kuriems nereikia rankiniu būdu atnaujinti programinės įrangos ar IP versijos atnaujinimų.

Įrenginio palaikymas

IP branduoliai	Palaikomi įrenginiai
Lusto ID Intel Stratix® 10 FPGA IP branduolys	Intel Stratix 10
Unikalus lusto ID Intel Arria® 10 FPGA IP branduolys	Intel Arria 10
Unikalus lusto ID Intel Cyclone® 10 GX FPGA IP branduolys	Intel Cyclone 10 GX
Unikalus lusto ID Intel MAX® 10 FPGA IP	Intel MAX 10
Unikalus lusto ID Intel FPGA IP branduolys	Stratix V Arria V Ciklonas V

Susijusi informacija

• Unikalus lusto ID Intel MAX 10 FPGA IP Core

Lusto ID Intel Stratix 10 FPGA IP Core

• Šiame skyriuje aprašomas lusto ID Intel Stratix 10 FPGA IP branduolys.

Funkcinis aprašymas

Signalas data_valid pradeda veikti žemai pradinėje būsenoje, kai iš įrenginio nenuskaitomi jokie duomenys. Po to, kai į Readid įvesties prievadą tiekiamas didelis ar žemas impulsas, lusto ID Intel Stratix 10 FPGA IP nuskaito unikalų lusto ID. Nuskaitęs IP šerdis patvirtina signalą data_valid, nurodydamas, kad unikali lusto ID vertė išvesties prievade yra paruošta gauti. Operacija kartojama tik tada, kai iš naujo nustatote IP branduolį. Chip_id [63:0] išvesties prievadas išlaiko unikalaus lusto ID reikšmę, kol iš naujo sukonfigūratete įrenginį arba iš naujo nustatote IP branduolį.

Pastaba: Negalite imituoti lusto ID IP branduolio, nes IP šerdis gauna atsakymą apie lusto ID duomenis iš SDM. Norint patvirtinti šį IP branduolį, „Intel“ rekomenduoja atlikti aparatinės įrangos įvertinimą.

Uostai

1 paveikslas: Lusto ID Intel Stratix 10 FPGA IP branduolių prievadai

2 lentelė: Lusto ID Intel Stratix 10 FPGA IP branduolių prievadų aprašymas

Uostas	I/O	Dydis (bitas)	Aprašymas
clkin	Įvestis	1	Tiekia laikrodžio signalą į lusto ID bloką. Maksimalus palaikomas dažnis atitinka jūsų sistemos laikrodį.
atstatyti	Įvestis	1	Sinchroninis atstatymas, kuris iš naujo nustato IP branduolį. Norėdami iš naujo nustatyti IP šerdį, nustatykite atstatymo signalą bent 10 clkin ciklų.
data_valid	Išvestis	1	Nurodo, kad unikalus lusto ID paruoštas gauti. Jei signalas žemas, IP šerdis yra pradinės būsenos arba vyksta duomenų įkėlimas iš saugiklio ID. Kai IP šerdis patvirtina signalą, duomenys yra paruošti gauti iš chip_id[63..0] išvesties prievado.
chip_id	Išvestis	64	Nurodo unikalų lusto ID pagal atitinkamą saugiklio ID vietą. Duomenys galioja tik tada, kai IP šerdis patvirtina signalą data_valid. Įjungimo vertė iš naujo nustatoma į 0. Chip_id [63:0] išvesties prievadas išlaiko unikalaus lusto ID reikšmę, kol iš naujo sukonfigūruosite įrenginį arba iš naujo nustatysite IP branduolį.
skaityti	Įvestis	1	Readid signalas naudojamas ID vertei nuskaityti iš įrenginio. Kiekvieną kartą, kai signalo reikšmė pakeičiama nuo 1 iki 0, IP šerdis suaktyvina nuskaitymo ID operaciją. Kai nenaudojate, turite nukreipti signalą į 0. Norėdami pradėti skaitymo ID operaciją, padidinkite signalą bent 3 laikrodžio ciklus, tada sumažinkite. IP šerdis pradeda skaityti lusto ID reikšmę.

Prieiga prie lusto ID Intel Stratix 10 FPGA IP per Signal Tap

Kai perjungiate Readid signalą, lusto ID Intel Stratix 10 FPGA IP branduolys pradeda skaityti lusto ID iš Intel Stratix 10 įrenginio. Kai lusto ID paruoštas, lusto ID Intel Stratix 10 FPGA IP branduolys patvirtina signalą data_valid ir baigia J.TAG prieiga.

Pastaba: Prieš bandydami nuskaityti unikalų lusto ID, po visos lusto konfigūracijos palaukite, atitinkantį tCD2UM. Norėdami sužinoti tCD2UM reikšmę, žr. atitinkamo įrenginio duomenų lapą.

„Intel Stratix 10 FPGA IP Core“ lusto ID nustatymas iš naujo

Norėdami iš naujo nustatyti IP branduolį, turite patvirtinti atstatymo signalą bent dešimt laikrodžio ciklų.

Pastaba

1. Jei naudojate „Intel Stratix 10“ įrenginius, iš naujo nustatykite IP šerdį bent jau tCD2UM po visos lusto inicijavimo. Norėdami sužinoti tCD2UM reikšmę, žr. atitinkamo įrenginio duomenų lapą.
2. Norėdami sužinoti pagrindinio IP kūrimo gaires, žr. Intel Stratix 10 konfigūracijos vartotojo vadovo skyrių „Intel Stratix 10 Reset Release IP“.

Susijusi informacija

Intel Stratix 10 konfigūracijos vartotojo vadovas

• Pateikiama daugiau informacijos apie Intel Stratix 10 Reset Release IP.

Lusto ID Intel FPGA IP branduoliai

Šiame skyriuje aprašomi šie IP branduoliai

• Unikalus lusto ID Intel Arria 10 FPGA IP branduolys
• Unikalus lusto ID Intel Cyclone 10 GX FPGA IP branduolys
• Unikalus lusto ID Intel FPGA IP branduolys

Funkcinis aprašymas

Signalas data_valid pradeda veikti žemai pradinėje būsenoje, kai iš įrenginio nenuskaitomi jokie duomenys. Įvedęs laikrodžio signalą į clkin įvesties prievadą, lusto ID Intel FPGA IP branduolys nuskaito unikalų lusto ID. Nuskaitęs IP šerdis patvirtina signalą data_valid, nurodydamas, kad unikali lusto ID vertė išvesties prievade yra paruošta gauti. Operacija kartojama tik tada, kai iš naujo nustatote IP branduolį. Chip_id [63:0] išvesties prievadas išlaiko unikalaus lusto ID reikšmę, kol iš naujo sukonfigūratete įrenginį arba iš naujo nustatote IP branduolį.

Pastaba: Intel Chip ID IP branduolys neturi modeliavimo modelio files. Norint patvirtinti šį IP branduolį, „Intel“ rekomenduoja atlikti aparatinės įrangos įvertinimą.

2 paveikslas: Lusto ID Intel FPGA IP pagrindiniai prievadai

3 lentelė: Lusto ID Intel FPGA IP pagrindinių prievadų aprašymas

Uostas	I/O	Dydis (bitas)	Aprašymas
clkin	Įvestis	1	Tiekia laikrodžio signalą į lusto ID bloką. Didžiausi palaikomi dažniai yra tokie: • Intel Arria 10 ir Intel Cyclone 10 GX: 30 MHz. • Intel MAX 10, Stratix V, Arria V ir Cyclone V: 100 MHz.
atstatyti	Įvestis	1	Sinchroninis atstatymas, kuris iš naujo nustato IP branduolį. Norėdami iš naujo nustatyti IP šerdį, nustatykite iš naujo signalą bent 10 clkin ciklų (1). Chip_id [63:0] išvesties prievadas išlaiko unikalaus lusto ID reikšmę, kol iš naujo sukonfigūruosite įrenginį arba iš naujo nustatysite IP branduolį.
data_valid	Išvestis	1	Nurodo, kad unikalus lusto ID paruoštas gauti. Jei signalas žemas, IP šerdis yra pradinės būsenos arba vyksta duomenų įkėlimas iš saugiklio ID. Kai IP šerdis patvirtina signalą, duomenys yra paruošti gauti iš chip_id[63..0] išvesties prievado.
chip_id	Išvestis	64	Nurodo unikalų lusto ID pagal atitinkamą saugiklio ID vietą. Duomenys galioja tik tada, kai IP šerdis patvirtina signalą data_valid. Įjungimo vertė iš naujo nustatoma į 0.

Prieiga prie unikalaus lusto ID Intel Arria 10 FPGA IP ir unikalaus lusto ID Intel Cyclone 10 GX FPGA IP per signalo bakstelėjimą

Pastaba: „Intel Arria 10“ ir „Intel Cyclone 10 GX“ lusto ID nepasiekiamas, jei turite kitų sistemų arba IP branduolių, kurie pasiekia JTAG tuo pačiu metu. Pavyzdžiui,ample, Signal Tap II Logic Analyzer, Transceiver Toolkit, sistemos signalai arba zondai ir SmartVID Controller IP branduolys.

Kai perjungiate atstatymo signalą, unikalaus lusto ID Intel Arria 10 FPGA IP ir unikalaus lusto ID Intel Cyclone 10 GX FPGA IP branduoliai pradeda skaityti lusto ID iš Intel Arria 10 arba Intel Cyclone 10 GX įrenginio. Kai lusto ID yra paruoštas, unikalus lusto ID Intel Arria 10 FPGA IP ir unikalus lusto ID Intel Cyclone 10 GX FPGA IP branduoliai patvirtina signalą data_valid ir baigia J.TAG prieiga.

Pastaba: Prieš bandydami nuskaityti unikalų lusto ID, po visos lusto konfigūracijos palaukite, atitinkantį tCD2UM. Norėdami sužinoti tCD2UM reikšmę, žr. atitinkamo įrenginio duomenų lapą.

„Intel FPGA IP Core“ lusto ID nustatymas iš naujo

Norėdami iš naujo nustatyti IP branduolį, turite patvirtinti atstatymo signalą bent dešimt laikrodžio ciklų. Kai panaikinsite atstatymo signalą, IP šerdis perskaito unikalų lusto ID iš saugiklio ID bloko. Baigęs operaciją, IP šerdis patvirtina signalą data_valid.

Pastaba: „Intel Arria 10“, „Intel Cyclone 10 GX“, „Intel MAX 10“, „Stratix V“, „Arria V“ ir „Cyclone V“ įrenginiuose nenustatykite IP šerdies iš naujo bent iki tCD2UM po visos lusto inicijavimo. Norėdami sužinoti tCD2UM reikšmę, žr. atitinkamo įrenginio duomenų lapą.

Lusto ID Intel FPGA IP branduolių vartotojo vadovo archyvai

Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

IP pagrindinė versija	Vartotojo vadovas
18.1	Lusto ID Intel FPGA IP branduolių vartotojo vadovas
18.0	Lusto ID Intel FPGA IP branduolių vartotojo vadovas

„Intel“ FPGA IP branduolių vartotojo vadovo dokumento peržiūros istorija

Dokumento versija	Intel Quartus® Pirminė versija	Pakeitimai
2022.09.26	20.3	Pašalinta Projektų valdymo geriausia praktika nuoroda. Atnaujinta Funkcinis aprašymas lusto ID Intel Stratix 10 FPGA IP Core. Atnaujinta Funkcinis aprašymas lusto ID Intel FPGA IP branduoliuose.
2020.10.05	20.3	Atnaujintas clkin ir atstatymo ataskaitų aprašymas lentelėje: Lusto ID Intel FPGA IP pagrindinių prievadų aprašymas įtraukti Intel MAX 10 detales. Atnaujino „Intel FPGA IP Core“ lusto ID nustatymas iš naujo skyrių, kad būtų įtrauktas „Intel MAX 10“ įrenginio palaikymas.
2019.05.17	19.1	Atnaujino „Intel Stratix 10 FPGA IP Core“ lusto ID nustatymas iš naujo temą, kad pridėtumėte antrą pastabą, susijusią su pagrindinėmis IP kūrimo gairėmis.
2019.02.19	18.1	Pridėtas „Intel MAX 10“ įrenginių palaikymas IP branduoliai ir palaikomi įrenginiai stalo.
2018.12.24	18.1	Pridėjo Lusto ID Intel FPGA IP branduolių vartotojo vadovo archyvai skyrių.  Pertvarkytas dokumentas, kad būtų pateikta daugiau informacijos apie atitinkamus palaikomus įrenginius.
2018.06.08	18.0	Atnaujintas Readid prievado aprašymas. Atnaujintas atstatymo prievado aprašas.
2018.05.07	18.0	Pridėtas Readid prievadas Chip ID Intel Stratix 10 FPGA IP IP branduoliui.

 

Data	Versija	Pakeitimai
2017 m. gruodžio mėn	2017.12.11	Atnaujintas dokumento pavadinimas iš Altera Unique Chip ID IP Core vartotojo vadovas. Pridėta Įrenginio palaikymas skyrių.  Sujungta ir pridėta informacija iš Altera Arria 10 Unique Chip ID IP Core vartotojo vadovas ir Stratix 10 Unique Chip ID IP Core vartotojo vadovas. Pervadintas į Intel. Atnaujinta Funkcinis aprašymas. Pridėtas Intel Cyclone 10 GX įrenginių palaikymas.
2016 m. gegužės mėn	2016.05.02	Pašalinta standartinė IP pagrindinė informacija ir pridėta nuoroda į Quartus Prime vadovą. Atnaujinta pastaba apie Arria 10 įrenginių palaikymą.
2014 m. rugsėjo mėn	2014.09.02	• Atnaujintas dokumento pavadinimas, kad atspindėtų naują „Altera Unique Chip ID“ IP branduolio pavadinimą.

Data	Versija	Pakeitimai
2014 m. rugpjūčio mėn	2014.08.18	Atnaujinti senojo parametrų rengyklės parametrų nustatymo veiksmai. Pridėta pastaba, kad šis IP branduolys nepalaiko Arria 10 dizaino.
2014 m. birželio mėn	2014.06.30	„MegaWizard Plug-In Manager“ informacija pakeista IP katalogu. Pridėta standartinė informacija apie IP branduolių atnaujinimą. Pridėta standartinė diegimo ir licencijavimo informacija. Pašalinta pasenusi įrenginio palaikymo lygio informacija. IP pagrindinio įrenginio palaikymas dabar pasiekiamas IP kataloge ir parametrų rengyklėje.
2013 m. rugsėjo mėn	2013.09.20	Atnaujinta, kad „FPGA įrenginio lusto ID gavimas“ būtų pakeistas į „FPGA įrenginio unikalaus lusto ID gavimas“
2013 m. gegužės mėn	1.0	Pradinis išleidimas.

Siųsti Atsiliepimus

Dokumentai / Ištekliai

Intel Chip ID FPGA IP branduoliai [pdfVartotojo vadovas Lusto ID FPGA IP šerdys, lusto ID, FPGA IP šerdys, IP šerdys

Nuorodos

• Vartotojo vadovas