인텔 칩 ID FPGA IP 코어 사용 설명서

IP 코어	지원 장치
칩 ID Intel Stratix® 10 FPGA IP 코어	인텔 스트라틱스 10
고유 칩 ID Intel Arria® 10 FPGA IP 코어	인텔 아리아 10
고유 칩 ID Intel Cyclone® 10 GX FPGA IP 코어	인텔 사이클론 10 GX
고유 칩 ID Intel MAX® 10 FPGA IP	인텔 맥스 10
고유 칩 ID Intel FPGA IP 코어	Stratix V Arria V 사이클론 V

관련 정보

고유 칩 ID Intel MAX 10 FPGA IP 코어

칩 ID Intel Stratix 10 FPGA IP 코어

이 섹션에서는 칩 ID Intel Stratix 10 FPGA IP 코어에 대해 설명합니다.

기능 설명

data_valid 신호는 장치에서 데이터를 읽지 않는 초기 상태에서 low로 시작합니다. readid 입력 포트에 높음에서 낮은 펄스를 공급한 후 칩 ID Intel Stratix 10 FPGA IP는 고유한 칩 ID를 읽습니다. 읽은 후 IP 코어는 data_valid 신호를 확인하여 출력 포트의 고유 칩 ID 값을 검색할 준비가 되었음을 나타냅니다. IP 코어를 재설정하는 경우에만 작업이 반복됩니다. Chip_id[63:0] 출력 포트는 장치를 재구성하거나 IP 코어를 재설정할 때까지 고유 칩 ID 값을 보유합니다.

메모: IP 코어는 SDM에서 칩 ID 데이터에 대한 응답을 수신하므로 칩 ID IP 코어를 시뮬레이션할 수 없습니다. 이 IP 코어를 검증하려면 하드웨어 평가를 수행하는 것이 좋습니다.

포트

그림 1: 칩 ID Intel Stratix 10 FPGA IP 코어 포트

표 2: 칩 ID Intel Stratix 10 FPGA IP 코어 포트 설명

포트	입출력	크기(비트)	설명
클킨	입력	1	칩 ID 블록에 클럭 신호를 공급합니다. 지원되는 최대 주파수는 시스템 시계와 동일합니다.
다시 놓기	입력	1	IP 코어를 재설정하는 동기식 재설정. IP 코어를 재설정하려면 최소 10 클킨 주기 동안 재설정 신호를 높게 설정하십시오.
데이터_유효	산출	1	고유 칩 ID를 검색할 준비가 되었음을 나타냅니다. 신호가 낮으면 IP 코어는 초기 상태이거나 퓨즈 ID에서 데이터를 로드하는 작업이 진행 중인 것입니다. IP 코어가 신호를 어설션한 후에는 칩_id[63..0] 출력 포트에서 데이터를 검색할 준비가 됩니다.
칩_ID	산출	64	해당 퓨즈 ID 위치에 따라 고유한 칩 ID를 나타냅니다. 데이터는 IP 코어가 data_valid 신호를 주장한 후에만 유효합니다. 전원을 켤 때의 값은 0으로 재설정됩니다. Chip_id [63:0] 출력 포트는 장치를 재구성하거나 IP 코어를 재설정할 때까지 고유 칩 ID 값을 보유합니다.
준비됨	입력	1	readid 신호는 장치에서 ID 값을 읽는 데 사용됩니다. 신호 값이 1에서 0으로 변경될 때마다 IP 코어는 ID 읽기 작업을 트리거합니다. 사용하지 않을 때는 신호를 0으로 구동해야 합니다. ID 읽기 작업을 시작하려면 최소 3 클록 사이클 동안 신호를 하이로 구동한 다음 로우로 당깁니다. IP 코어는 칩 ID 값을 읽기 시작합니다.

신호 탭을 통해 칩 ID Intel Stratix 10 FPGA IP에 액세스

readid 신호를 전환하면 칩 ID Intel Stratix 10 FPGA IP 코어가 Intel Stratix 10 장치에서 칩 ID를 읽기 시작합니다. 칩 ID가 준비되면 칩 ID Intel Stratix 10 FPGA IP 코어는 data_valid 신호를 확인하고 J를 종료합니다.TAG 입장.

메모: 고유 칩 ID를 읽으려고 시도하기 전에 전체 칩 구성 후 tCD2UM과 동일한 지연을 허용하십시오. tCD2UM 값은 해당 장치 데이터시트를 참조하세요.

칩 ID Intel Stratix 10 FPGA IP Core 재설정

IP 코어를 재설정하려면 최소 10클럭 주기 동안 재설정 신호를 어설션해야 합니다.

메모

Intel Stratix 10 장치의 경우 전체 칩 초기화 후 최소 tCD2UM이 될 때까지 IP 코어를 재설정하지 마십시오. tCD2UM 값은 해당 장치 데이터시트를 참조하세요.
IP 코어 인스턴스화 지침은 Intel Stratix 10 Configuration User Guide의 Intel Stratix 10 Reset Release IP 섹션을 참조해야 합니다.

신호 탭을 통해 고유 칩 ID Intel Arria 10 FPGA IP 및 고유 칩 ID Intel Cyclone 10 GX FPGA IP에 액세스

메모: J에 액세스하는 다른 시스템이나 IP 코어가 있는 경우 Intel Arria 10 및 Intel Cyclone 10 GX 칩 ID에 액세스할 수 없습니다.TAG 동시에. 예를 들어amp파일, Signal Tap II 로직 분석기, 트랜시버 툴킷, 시스템 내 신호 또는 프로브, SmartVID 컨트롤러 IP 코어.

재설정 신호를 전환하면 고유 칩 ID Intel Arria 10 FPGA IP 및 고유 칩 ID Intel Cyclone 10 GX FPGA IP 코어가 Intel Arria 10 또는 Intel Cyclone 10 GX 장치에서 칩 ID를 읽기 시작합니다. 칩 ID가 준비되면 고유 칩 ID Intel Arria 10 FPGA IP 및 고유 칩 ID Intel Cyclone 10 GX FPGA IP 코어가 data_valid 신호를 확인하고 J를 종료합니다.TAG 입장.

메모: 고유 칩 ID를 읽으려고 시도하기 전에 전체 칩 구성 후 tCD2UM과 동일한 지연을 허용하십시오. tCD2UM 값은 해당 장치 데이터시트를 참조하세요.

칩 ID Intel FPGA IP Core 재설정

IP 코어를 재설정하려면 최소 10클럭 주기 동안 재설정 신호를 어설션해야 합니다. 재설정 신호를 해제한 후 IP 코어는 퓨즈 ID 블록에서 고유 칩 ID를 다시 읽습니다. IP 코어는 작업이 완료된 후 data_valid 신호를 확인합니다.

메모: Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V 및 Cyclone V 장치의 경우 전체 칩 초기화 후 최소 tCD2UM이 될 때까지 IP 코어를 재설정하지 마십시오. tCD2UM 값은 해당 장치 데이터시트를 참조하세요.

칩 ID Intel FPGA IP 코어 사용자 가이드 아카이브

IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.

IP 코어 버전	사용자 가이드
18.1	칩 ID Intel FPGA IP 코어 사용 설명서
18.0	칩 ID Intel FPGA IP 코어 사용 설명서

칩 ID Intel FPGA IP 코어 사용자 가이드의 문서 개정 내역

문서 버전	인텔 쿼터스® 프라임 버전	변화
2022.09.26	20.3	제거됨 프로젝트 관리 모범 사례 링크. 업데이트됨 기능 설명 칩 ID Intel Stratix 10 FPGA IP Core. 업데이트됨 기능 설명 칩 ID Intel FPGA IP 코어.
2020.10.05	20.3	표의 clkin 및 재설정 포트에 대한 설명을 업데이트했습니다. 칩 ID Intel FPGA IP 코어 포트 설명 Intel MAX 10 세부 정보를 포함합니다. 업데이트됨 칩 ID Intel FPGA IP Core 재설정 섹션에 Intel MAX 10 장치에 대한 지원이 포함됩니다.
2019.05.17	19.1	업데이트됨 칩 ID Intel Stratix 10 FPGA IP Core 재설정 IP 코어 인스턴스화 지침에 관한 두 번째 참고 사항을 추가하는 항목입니다.
2019.02.19	18.1	Intel MAX 10 장치에 대한 지원이 추가되었습니다. IP 코어 및 지원 장치 테이블.
2018.12.24	18.1	추가 된 칩 ID Intel FPGA IP 코어 사용자 가이드 아카이브 부분. 지원되는 각 장치에 대한 자세한 내용을 제공하기 위해 문서를 재구성했습니다.
2018.06.08	18.0	읽기 포트 설명을 업데이트했습니다. 재설정 포트 설명을 업데이트했습니다.
2018.05.07	18.0	칩 ID Intel Stratix 10 FPGA IP IP 코어에 대한 readid 포트가 추가되었습니다.

날짜	버전	변화
2017년 XNUMX월	2017.12.11	업데이트된 문서 제목: Altera 고유 칩 ID IP 코어 사용자 가이드. 추가됨 장치 지원 부분. 다음의 정보를 결합하고 추가했습니다. Altera Arria 10 고유 칩 ID IP 코어 사용자 가이드 그리고 Stratix 10 고유 칩 ID IP 코어 사용자 가이드. 인텔로 브랜드가 변경되었습니다. 업데이트됨 기능 설명. Intel Cyclone 10 GX 장치 지원이 추가되었습니다.
2016년 XNUMX월	2016.05.02	표준 IP 핵심 정보를 제거하고 Quartus Prime Handbook에 대한 링크를 추가했습니다. Arria 10 장치 지원에 대한 참고 사항이 업데이트되었습니다.
2014년 XNUMX월	2014.09.02	• "Altera Unique Chip ID" IP 코어의 새 이름을 반영하도록 문서 제목을 업데이트했습니다.

날짜	버전	변화
2014년 XNUMX월	2014.08.18	레거시 매개변수 편집기의 매개변수화 단계가 업데이트되었습니다. 이 IP 코어는 Arria 10 설계를 지원하지 않는다는 메모를 추가했습니다.
2014년 XNUMX월	2014.06.30	MegaWizard 플러그인 관리자 정보를 IP 카탈로그로 대체했습니다. IP 코어 업그레이드에 대한 표준 정보를 추가했습니다. 표준 설치 및 라이센스 정보가 추가되었습니다. 오래된 장치 지원 수준 정보를 제거했습니다. 이제 IP 카탈로그 및 매개변수 편집기에서 IP 코어 장치 지원을 사용할 수 있습니다.
2013년 XNUMX월	2013.09.20	"FPGA 장치의 칩 ID 획득"을 "FPGA 장치의 고유 칩 ID 획득"으로 변경하여 업데이트했습니다.
2013년 XNUMX월	1.0	최초 출시.

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문서 / 리소스

인텔 칩 ID FPGA IP 코어 [PDF 파일] 사용자 가이드
칩 ID FPGA IP 코어, 칩 ID, FPGA IP 코어, IP 코어

참고문헌

사용자 설명서

인텔 칩 ID FPGA IP 코어

관련 정보

장치 지원