Intel Chip ID FPGA IP Cores מדריך למשתמש

היכרות עם Intel FPGA IP Cores
- מספק מידע כללי על כל ליבות ה-IP של Intel FPGA, כולל פרמטרים, יצירה, שדרוג והדמיית ליבות IP.
יצירת סקריפט התקנת סימולטור משולב
- צור סקריפטים של סימולציה שאינם דורשים עדכונים ידניים עבור שדרוגי גרסת תוכנה או IP.

תמיכה במכשיר

ליבות IP	מכשירים נתמכים
זיהוי שבב ליבת IP של Intel Stratix® 10 FPGA	Intel Stratix 10
מזהה שבב ייחודי Intel Arria® 10 FPGA IP ליבת	Intel Arria 10
מזהה שבב ייחודי Intel Cyclone® 10 GX FPGA ליבת IP	אינטל ציקלון 10 GX
מזהה שבב ייחודי Intel MAX® 10 FPGA IP	אינטל MAX 10
מזהה שבב ייחודי של Intel FPGA IP ליבת	Stratix V Arria V Cyclone V

מידע קשור

מזהה שבב ייחודי Intel MAX 10 FPGA IP Core

מזהה שבב Intel Stratix 10 FPGA IP Core

סעיף זה מתאר את ליבת ה-IP של השבב של Intel Stratix 10 FPGA.

תיאור פונקציונלי

האות data_valid מתחיל נמוך במצב ההתחלתי שבו לא קוראים נתונים מהמכשיר. לאחר הזנת פולס גבוה עד נמוך ליציאת הקלט Readid, ה-Chip ID Intel Stratix 10 FPGA IP קורא את מזהה השבב הייחודי. לאחר הקריאה, ליבת ה-IP קובעת את האות data_valid כדי לציין שערך מזהה השבב הייחודי ביציאת הפלט מוכן לאחזור. הפעולה חוזרת רק כאשר אתה מאפס את ליבת ה-IP. יציאת הפלט chip_id[63:0] מחזיקה את הערך של מזהה השבב הייחודי עד שתגדיר מחדש את ההתקן או מאפס את ליבת ה-IP.

פֶּתֶק: אינך יכול לדמות את ליבת ה-IP של זיהוי שבב מכיוון שליבת ה-IP מקבלת את התגובה על נתוני זיהוי שבב מ-SDM. כדי לאמת ליבת IP זו, אינטל ממליצה לבצע הערכת חומרה.

נמלים

איור 1: מזהה שבב Intel Stratix 10 יציאות FPGA IP Core

טבלה 2: מזהה שבב Intel Stratix 10 FPGA IP Core Ports תיאור

נָמָל	I/O	גודל (ביט)	תֵאוּר
קלקין	קֶלֶט	1	מזין אות שעון לבלוק מזהה השבב. התדר המרבי הנתמך שווה ערך לשעון המערכת שלך.
אִתחוּל	קֶלֶט	1	איפוס סינכרוני שמאפס את ליבת ה-IP. כדי לאפס את ליבת ה-IP, קבע את אות האיפוס גבוה למשך 10 מחזורי קליקים לפחות.
data_valid	תְפוּקָה	1	מציין שמזהה השבב הייחודי מוכן לאחזור. אם האות נמוך, ליבת ה-IP נמצאת במצב התחלתי או בתהליך לטעינת נתונים ממזהה נתיך. לאחר שליבת ה-IP תביע את האות, הנתונים מוכנים לאחזור ביציאת הפלט chip_id[63..0].
chip_id	תְפוּקָה	64	מציין את מזהה השבב הייחודי בהתאם למיקום מזהה הנתיך המתאים. הנתונים תקפים רק לאחר שליבת ה-IP קובעת את האות data_valid. הערך בהפעלה מתאפס ל-0. יציאת הפלט chip_id [63:0] מחזיקה את הערך של מזהה השבב הייחודי עד שתגדיר מחדש את ההתקן או מאפס את ליבת ה-IP.
readid	קֶלֶט	1	אות ה-readid משמש לקריאת ערך הזיהוי מהמכשיר. בכל פעם שהאות משנה את ערך מ-1 ל-0, ליבת ה-IP מפעילה את פעולת ה-read ID. עליך להניע את האות ל-0 כאשר אינו בשימוש. כדי להתחיל את פעולת הקריאה של מזהה, הניע את האות גבוה במשך 3 מחזורי שעון לפחות, ולאחר מכן משוך אותו נמוך. ליבת ה-IP מתחילה לקרוא את הערך של מזהה השבב.

גישה ל-Chip ID Intel Stratix 10 FPGA IP באמצעות Signal Tap

כאשר אתה מחליף את אות ה-readid, ליבת ה-IP של שבב Intel Stratix 10 FPGA מתחילה לקרוא את מזהה השבב מהתקן Intel Stratix 10. כאשר מזהה השבב מוכן, ליבת ה-IP של שבב Intel Stratix 10 FPGA תובעת את האות data_valid ומסיימת את ה-JTAG גִישָׁה.

פֶּתֶק: אפשר השהייה שווה ערך ל-tCD2UM לאחר תצורת שבב מלאה לפני שתנסה לקרוא את מזהה השבב הייחודי. עיין בגיליון הנתונים של המכשיר המתאים עבור ערך tCD2UM.

איפוס ה-Chip ID Intel Stratix 10 FPGA IP Core

כדי לאפס את ליבת ה-IP, עליך להצהיר על אות האיפוס למשך עשרה מחזורי שעון לפחות.

פֶּתֶק

עבור התקני Intel Stratix 10, אל תאפס את ליבת ה-IP עד לפחות tCD2UM לאחר אתחול השבב המלא. עיין בגיליון הנתונים של המכשיר המתאים עבור ערך tCD2UM.
להנחיות ליצירת ליבת IP, עליך לעיין בסעיף Intel Stratix 10 Reset Release IP במדריך למשתמש של Intel Stratix 10 Configuration.

מידע קשור

מדריך למשתמש לתצורת Intel Stratix 10

מספק מידע נוסף על Intel Stratix 10 Reset Release IP.

מזהה שבב Intel FPGA IP Cores

סעיף זה מתאר את ליבות ה-IP הבאות

מזהה שבב ייחודי Intel Arria 10 FPGA IP ליבת
זיהוי שבב ייחודי של Intel Cyclone 10 GX FPGA IP

מזהה שבב ייחודי של Intel FPGA IP ליבת

תיאור פונקציונלי

האות data_valid מתחיל נמוך במצב ההתחלתי שבו לא קוראים נתונים מהמכשיר. לאחר הזנת אות שעון ליציאת הקלט של clkin, ליבת ה-Chip ID Intel FPGA IP קוראת את מזהה השבב הייחודי. לאחר הקריאה, ליבת ה-IP קובעת את האות data_valid כדי לציין שערך מזהה השבב הייחודי ביציאת הפלט מוכן לאחזור. הפעולה חוזרת רק כאשר אתה מאפס את ליבת ה-IP. יציאת הפלט chip_id[63:0] מחזיקה את הערך של מזהה השבב הייחודי עד שתגדיר מחדש את ההתקן או מאפס את ליבת ה-IP.

פֶּתֶק: לליבה של Intel Chip ID IP אין מודל סימולציה fileס. כדי לאמת ליבת IP זו, אינטל ממליצה לבצע הערכת חומרה.

איור 2: מזהה שבב יציאות ליבת IP FPGA של Intel

טבלה 3: מזהה שבב Intel FPGA IP Core Ports תיאור

נָמָל	I/O	גודל (ביט)	תֵאוּר
קלקין	קֶלֶט	1	מזין אות שעון לבלוק מזהה השבב. התדרים המרביים הנתמכים הם כדלקמן: • עבור Intel Arria 10 ו-Intel Cyclone 10 GX: 30 מגה-הרץ. • עבור Intel MAX 10, Stratix V, Arria V ו-Cyclone V: 100 מגה-הרץ.
אִתחוּל	קֶלֶט	1	איפוס סינכרוני שמאפס את ליבת ה-IP. כדי לאפס את ליבת ה-IP, קבע את אות האיפוס גבוה למשך 10 מחזורי clkin לפחות(1). יציאת הפלט chip_id [63:0] מחזיקה את הערך של מזהה השבב הייחודי עד שתגדיר מחדש את ההתקן או מאפס את ליבת ה-IP.
data_valid	תְפוּקָה	1	מציין שמזהה השבב הייחודי מוכן לאחזור. אם האות נמוך, ליבת ה-IP נמצאת במצב התחלתי או בתהליך לטעינת נתונים ממזהה נתיך. לאחר שליבת ה-IP תביע את האות, הנתונים מוכנים לאחזור ביציאת הפלט chip_id[63..0].
chip_id	תְפוּקָה	64	מציין את מזהה השבב הייחודי בהתאם למיקום מזהה הנתיך המתאים. הנתונים תקפים רק לאחר שליבת ה-IP קובעת את האות data_valid. הערך בהפעלה מתאפס ל-0.

גישה לזיהוי שבב ייחודי Intel Arria 10 FPGA IP ומזהה שבב ייחודי Intel Cyclone 10 GX FPGA IP באמצעות הקשה על אות

פֶּתֶק: מזהה השבב של Intel Arria 10 ו- Intel Cyclone 10 GX אינו נגיש אם יש לך מערכות אחרות או ליבות IP הנגישות ל-JTAG בּוֹ זְמַנִית. למשלample, Signal Tap II Logic Analyzer, ערכת כלים של מקלט משדר, אותות או בדיקות בתוך המערכת, וליבה של SmartVID Controller IP.

כאשר אתה מחליף את אות האיפוס, ליבות ה-IP Unique Chip Intel Arria 10 FPGA IP ו-Unique Chip ID Intel Cyclone 10 GX FPGA IP מתחילות לקרוא את מזהה השבב מהתקן Intel Arria 10 או Intel Cyclone 10 GX. כאשר מזהה השבב מוכן, ליבות ה-IP Unique Chip Intel Arria 10 FPGA IP ו-Unique Chip ID Intel Cyclone 10 GX FPGA IP טוענות את האות data_valid ומסיימות את ה-JTAG גִישָׁה.

איפוס זיהוי השבב Intel FPGA IP Core

כדי לאפס את ליבת ה-IP, עליך להצהיר על אות האיפוס למשך עשרה מחזורי שעון לפחות. לאחר ביטול הטענה של אות האיפוס, ליבת ה-IP קוראת מחדש את מזהה השבב הייחודי מבלוק מזהה הנתיך. ליבת ה-IP קובעת את האות data_valid לאחר השלמת הפעולה.

פֶּתֶק: עבור התקני Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V ו-Cyclone V, אל תאפס את ליבת ה-IP עד לפחות tCD2UM לאחר אתחול השבב המלא. עיין בגיליון הנתונים של המכשיר המתאים עבור ערך tCD2UM.

מזהה שבב Intel FPGA IP Cores מדריך למשתמש ארכיון

אם גרסת ליבת IP אינה רשומה, המדריך למשתמש עבור גרסת ליבת IP הקודמת חל.

גרסת ליבת IP	מדריך למשתמש
18.1	מדריך למשתמש של זיהוי שבב Intel FPGA IP Cores
18.0	מדריך למשתמש של זיהוי שבב Intel FPGA IP Cores

היסטוריית תיקונים של מסמך עבור מזהה שבב Intel FPGA IP Cores מדריך למשתמש

גרסת מסמך	אינטל קווטוס® גרסת פריים	שינויים
2022.09.26	20.3	הוסר שיטות עבודה מומלצות לניהול פרויקטים לְקַשֵׁר. מְעוּדכָּן תיאור פונקציונלי ב-Chip ID Intel Stratix 10 FPGA IP Core. מְעוּדכָּן תיאור פונקציונלי ב-Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	עדכן את התיאור של ה-clkin ויציאות האיפוס בטבלה: מזהה שבב Intel FPGA IP Core Ports תיאור לכלול פרטי Intel MAX 10. עודכן את ה איפוס זיהוי השבב Intel FPGA IP Core סעיף שיכלול תמיכה בהתקן Intel MAX 10.
2019.05.17	19.1	עודכן את ה איפוס ה-Chip ID Intel Stratix 10 FPGA IP Core נושא להוספת הערה שנייה לגבי הנחיות יצירת ליבת IP.
2019.02.19	18.1	נוספה תמיכה עבור התקני Intel MAX 10 ב- ליבות IP וההתקנים הנתמכים לוּחַ.
2018.12.24	18.1	הוסיף את מזהה שבב Intel FPGA IP Cores מדריך למשתמש ארכיון סָעִיף. מבנה מחדש את המסמך כדי לספק פרטים נוספים על המכשירים הנתמכים בהתאמה.
2018.06.08	18.0	עודכן את תיאור היציאה של readid. עדכן את תיאור היציאה לאיפוס.
2018.05.07	18.0	נוספה יציאת readid עבור שבב ID Intel Stratix 10 FPGA IP IP core.

תַאֲרִיך	גִרְסָה	שינויים
דצמבר 2017	2017.12.11	כותרת המסמך מעודכנת מ מדריך למשתמש של Altera ID IP Core ייחודי. נוסף תמיכה במכשיר סָעִיף. מידע משולב והוסיף מ מדריך למשתמש של Altera Arria 10 ID Core IP של שבב ייחודי ו Stratix 10 Unique Chip ID Core מדריך למשתמש. מיתוג מחדש לאינטל. מְעוּדכָּן תיאור פונקציונלי. נוספה תמיכה בהתקן Intel Cyclone 10 GX.
מאי 2016	2016.05.02	הוסר מידע ליבת IP סטנדרטי והוסיף קישור ל-Quartus Prime Handbook. הערה מעודכנת לגבי תמיכה במכשיר Arria 10.
ספטמבר, 2014	2014.09.02	• כותרת המסמך מעודכנת כדי לשקף את השם החדש של ליבת ה-IP "Altera Unique Chip ID".

תַאֲרִיך	גִרְסָה	שינויים
אוגוסט, 2014	2014.08.18	שלבי פרמטר מעודכנים עבור עורך פרמטרים מדור קודם. שים לב נוסף שליבת IP זו אינה תומכת בעיצובי Arria 10.
יוני, 2014	2014.06.30	הוחלף מידע של MegaWizard Plug-In Manager בקטלוג IP. נוסף מידע סטנדרטי על שדרוג ליבות IP. נוסף מידע התקנה ורישוי סטנדרטיים. הוסר מידע מיושן על רמת התמיכה במכשיר. תמיכה בהתקן ליבת IP זמינה כעת בקטלוג ה-IP ובעורך הפרמטרים.
ספטמבר, 2013	2013.09.20	עודכן לניסוח מחדש של "רכישת מזהה השבב של התקן FPGA" ל"רכישת מזהה השבב הייחודי של התקן FPGA"
מאי, 2013	1.0	שחרור ראשוני.

שלח משוב

מסמכים / משאבים

Intel Chip ID FPGA IP Cores [pdfמדריך למשתמש
זיהוי שבב FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

הפניות

מדריך למשתמש

Intel Chip ID FPGA IP Cores

מידע קשור

תמיכה במכשיר

מזהה שבב Intel Stratix 10 FPGA IP Core

נמלים

גישה ל-Chip ID Intel Stratix 10 FPGA IP באמצעות Signal Tap

איפוס ה-Chip ID Intel Stratix 10 FPGA IP Core

מידע קשור

גישה לזיהוי שבב ייחודי Intel Arria 10 FPGA IP ומזהה שבב ייחודי Intel Cyclone 10 GX FPGA IP באמצעות הקשה על אות

איפוס זיהוי השבב Intel FPGA IP Core

מזהה שבב Intel FPGA IP Cores מדריך למשתמש ארכיון

היסטוריית תיקונים של מסמך עבור מזהה שבב Intel FPGA IP Cores מדריך למשתמש

מסמכים / משאבים

הפניות

השאר תגובה

בטל תשובה