Intel Chip ID FPGA IP Cores

Setiap Intel® FPGA yang didukung memiliki ID chip 64-bit yang unik. Chip ID Inti Intel FPGA IP memungkinkan Anda membaca ID chip ini untuk identifikasi perangkat.

Informasi Terkait

• Pengantar Intel FPGA IP Cores
  • Memberikan informasi umum tentang semua inti IP Intel FPGA, termasuk parameterisasi, pembuatan, peningkatan, dan simulasi inti IP.
• Menghasilkan Script Penyiapan Simulator Gabungan
  • Buat skrip simulasi yang tidak memerlukan pembaruan manual untuk perangkat lunak atau peningkatan versi IP.

Dukungan Perangkat

Inti IP	Perangkat yang Didukung
Chip ID Inti IP Intel Stratix® 10 FPGA	Intel Stratix 10
Chip ID unik Intel Arria® 10 FPGA IP core	Intel Arria 10
ID Chip unik Inti IP Intel Cyclone® 10 GX FPGA	Intel Cyclone 10 GX
ID Chip unik IP Intel MAX® 10 FPGA	Intelmaks 10
ID Chip unik Intel FPGA IP core	Stratix V Arria V Topan V

Informasi Terkait

• ID Chip Unik Intel MAX 10 FPGA IP Core

ID Chip Intel Stratix 10 FPGA IP Inti

• Bagian ini menjelaskan Chip ID Intel Stratix 10 FPGA IP core.

Deskripsi Fungsional

Sinyal data_valid mulai rendah pada keadaan awal di mana tidak ada data yang dibaca dari perangkat. Setelah mengumpankan pulsa tinggi-ke-rendah ke port input yang dibaca, ID Chip Intel Stratix 10 FPGA IP membaca ID chip yang unik. Setelah membaca, inti IP menyatakan sinyal data_valid untuk menunjukkan bahwa nilai ID chip unik pada port keluaran siap untuk pengambilan. Operasi ini hanya berulang saat Anda mengatur ulang inti IP. Port keluaran chip_id[63:0] menyimpan nilai ID chip unik hingga Anda mengonfigurasi ulang perangkat atau menyetel ulang inti IP.

Catatan: Anda tidak dapat mensimulasikan inti IP ID Chip karena inti IP menerima respons pada data ID chip dari SDM. Untuk memvalidasi inti IP ini, Intel menyarankan agar Anda melakukan evaluasi perangkat keras.

Pelabuhan

Gambar 1: ID Chip Intel Stratix 10 Port Inti IP FPGA

Tabel 2: Deskripsi Chip ID Intel Stratix 10 FPGA IP Core Ports

Pelabuhan	masukan/keluaran	Ukuran (Bit)	Keterangan
berbunyi	Masukan	1	Memasukkan sinyal jam ke blok ID chip. Frekuensi maksimum yang didukung setara dengan jam sistem Anda.
mengatur ulang	Masukan	1	Reset sinkron yang mengatur ulang inti IP. Untuk mereset inti IP, tegaskan sinyal reset tinggi setidaknya selama 10 siklus clkin.
data_valid	Keluaran	1	Menunjukkan bahwa ID chip unik siap diambil. Jika sinyal rendah, inti IP dalam keadaan awal atau sedang dalam proses memuat data dari ID sekering. Setelah inti IP menyatakan sinyal, data siap diambil di port keluaran chip_id[63..0].
chip_id	Keluaran	64	Menunjukkan ID chip unik sesuai dengan lokasi ID sekering masing-masing. Data hanya valid setelah inti IP menyatakan sinyal data_valid. Nilai saat power-up diatur ulang ke 0. Port keluaran chip_id [63:0] menyimpan nilai ID chip unik hingga Anda mengonfigurasi ulang perangkat atau menyetel ulang inti IP.
baca	Masukan	1	Sinyal readid digunakan untuk membaca nilai ID dari perangkat. Setiap kali nilai sinyal berubah dari 1 ke 0, inti IP memicu operasi ID baca. Anda harus mengarahkan sinyal ke 0 saat tidak digunakan. Untuk memulai operasi baca ID, arahkan sinyal tinggi setidaknya selama 3 siklus jam, lalu tarik rendah. Inti IP mulai membaca nilai ID chip.

Mengakses Chip ID Intel Stratix 10 FPGA IP melalui Signal Tap

Saat Anda mengaktifkan sinyal baca, inti IP ID Chip Intel Stratix 10 FPGA mulai membaca ID chip dari perangkat Intel Stratix 10. Ketika ID chip sudah siap, inti IP Intel Stratix 10 FPGA ID Chip menegaskan sinyal data_valid dan mengakhiri JTAG mengakses.

Catatan: Izinkan penundaan yang setara dengan tCD2UM setelah konfigurasi chip penuh sebelum mencoba membaca ID chip unik. Lihat lembar data perangkat masing-masing untuk nilai tCD2UM.

Reset Chip ID Intel Stratix 10 FPGA IP Core

Untuk mereset inti IP, Anda harus menegaskan sinyal reset setidaknya selama sepuluh siklus clock.

Catatan

1. Untuk perangkat Intel Stratix 10, jangan reset inti IP hingga setidaknya tCD2UM setelah inisialisasi chip penuh. Lihat lembar data perangkat masing-masing untuk nilai tCD2UM.
2. Untuk panduan instantiasi inti IP, Anda harus merujuk ke bagian Intel Stratix 10 Reset Release IP di Panduan Pengguna Konfigurasi Intel Stratix 10.

Informasi Terkait

Panduan Pengguna Konfigurasi Intel Stratix 10

• Memberikan informasi selengkapnya tentang Intel Stratix 10 Reset Release IP.

ID Chip Inti IP Intel FPGA

Bagian ini menjelaskan inti IP berikut

• Chip ID unik Intel Arria 10 FPGA IP core
• ID Chip unik Intel Cyclone 10 GX FPGA IP core
• ID Chip unik Intel FPGA IP core

Deskripsi Fungsional

Sinyal data_valid mulai rendah pada keadaan awal di mana tidak ada data yang dibaca dari perangkat. Setelah mengumpankan sinyal jam ke port input clkin, inti Chip ID Intel FPGA IP membaca ID chip yang unik. Setelah membaca, inti IP menyatakan sinyal data_valid untuk menunjukkan bahwa nilai ID chip unik pada port keluaran siap untuk pengambilan. Operasi ini hanya berulang saat Anda mengatur ulang inti IP. Port keluaran chip_id[63:0] menyimpan nilai ID chip unik hingga Anda mengonfigurasi ulang perangkat atau menyetel ulang inti IP.

Catatan: Inti Intel Chip ID IP tidak memiliki model simulasi files. Untuk memvalidasi inti IP ini, Intel menyarankan agar Anda melakukan evaluasi perangkat keras.

Gambar 2: ID Chip Port Inti Intel FPGA IP

Tabel 3: Deskripsi Chip ID Intel FPGA IP Core Ports

Pelabuhan	masukan/keluaran	Ukuran (Bit)	Keterangan
berbunyi	Masukan	1	Memasukkan sinyal jam ke blok ID chip. Frekuensi maksimum yang didukung adalah sebagai berikut: • Untuk Intel Arria 10 dan Intel Cyclone 10 GX: 30 MHz. • Untuk Intel MAX 10, Stratix V, Arria V dan Cyclone V: 100 MHz.
mengatur ulang	Masukan	1	Reset sinkron yang mengatur ulang inti IP. Untuk mereset inti IP, tegaskan sinyal reset tinggi setidaknya selama 10 siklus clkin(1). Port keluaran chip_id [63:0] menyimpan nilai ID chip unik hingga Anda mengonfigurasi ulang perangkat atau menyetel ulang inti IP.
data_valid	Keluaran	1	Menunjukkan bahwa ID chip unik siap diambil. Jika sinyal rendah, inti IP dalam keadaan awal atau sedang dalam proses memuat data dari ID sekering. Setelah inti IP menyatakan sinyal, data siap diambil di port keluaran chip_id[63..0].
chip_id	Keluaran	64	Menunjukkan ID chip unik sesuai dengan lokasi ID sekering masing-masing. Data hanya valid setelah inti IP menyatakan sinyal data_valid. Nilai saat power-up diatur ulang ke 0.

Mengakses Unique Chip ID Intel Arria 10 FPGA IP dan Unique Chip ID Intel Cyclone 10 GX FPGA IP melalui Signal Tap

Catatan: ID chip Intel Arria 10 dan Intel Cyclone 10 GX tidak dapat diakses jika Anda memiliki sistem lain atau inti IP yang mengakses JTAG serentak. Untuk mantanample, Signal Tap II Logic Analyzer, Transceiver Toolkit, sinyal atau probe dalam sistem, dan inti IP Pengontrol SmartVID.

Saat Anda mengaktifkan sinyal reset, inti IP Intel Arria 10 FPGA ID Chip Unik dan ID Chip Unik Intel Cyclone 10 GX FPGA inti IP mulai membaca ID chip dari perangkat Intel Arria 10 atau Intel Cyclone 10 GX. Saat ID chip sudah siap, inti IP ID Intel Arria 10 FPGA Unik Chip ID dan ID Chip Unik Intel Cyclone 10 GX FPGA IP inti menegaskan sinyal data_valid dan mengakhiri JTAG mengakses.

Catatan: Izinkan penundaan yang setara dengan tCD2UM setelah konfigurasi chip penuh sebelum mencoba membaca ID chip unik. Lihat lembar data perangkat masing-masing untuk nilai tCD2UM.

Mengatur ulang Chip ID Intel FPGA IP Core

Untuk mereset inti IP, Anda harus menegaskan sinyal reset setidaknya selama sepuluh siklus clock. Setelah Anda membatalkan sinyal reset, inti IP membaca ulang ID chip unik dari blok ID sekering. Inti IP menegaskan sinyal data_valid setelah menyelesaikan operasi.

Catatan: Untuk perangkat Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, dan Cyclone V, jangan reset inti IP hingga setidaknya tCD2UM setelah inisialisasi chip penuh. Lihat lembar data perangkat masing-masing untuk nilai tCD2UM.

ID Chip Arsip Panduan Pengguna Intel FPGA IP Cores

Jika versi inti IP tidak terdaftar, panduan pengguna untuk versi inti IP sebelumnya berlaku.

Versi Inti IP	Panduan Pengguna
18.1	Panduan Pengguna ID Chip Intel FPGA IP Cores
18.0	Panduan Pengguna ID Chip Intel FPGA IP Cores

Riwayat Revisi Dokumen untuk Chip ID Panduan Pengguna Intel FPGA IP Cores

Versi Dokumen	Intel Quartus® Versi Perdana	Perubahan
2022.09.26	20.3	DIHAPUS Praktik Terbaik Manajemen Proyek link. Diperbarui Deskripsi Fungsional di Chip ID Intel Stratix 10 FPGA IP Core. Diperbarui Deskripsi Fungsional di Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Memperbarui deskripsi clkin dan resetports di Tabel: Deskripsi Chip ID Intel FPGA IP Core Ports untuk menyertakan detail Intel MAX 10. Memperbarui Mengatur ulang Chip ID Intel FPGA IP Core bagian untuk menyertakan dukungan untuk perangkat Intel MAX 10.
2019.05.17	19.1	Memperbarui Reset Chip ID Intel Stratix 10 FPGA IP Core topik untuk menambahkan catatan kedua tentang panduan instantiasi inti IP.
2019.02.19	18.1	Menambahkan dukungan untuk perangkat Intel MAX 10 di Inti IP dan Perangkat yang Didukung meja.
2018.12.24	18.1	Menambahkan ID Chip Arsip Panduan Pengguna Intel FPGA IP Cores bagian.  Restrukturisasi dokumen untuk memberikan rincian lebih lanjut tentang masing-masing perangkat yang didukung.
2018.06.08	18.0	Memperbarui deskripsi port readid. Memperbarui deskripsi reset port.
2018.05.07	18.0	Penambahan readid port untuk Chip ID Intel Stratix 10 FPGA IP IP core.

 

Tanggal	Versi	Perubahan
Desember 2017	2017.12.11	Judul dokumen yang diperbarui dari Altera Unique Chip ID IP Core Panduan Pengguna. Ditambahkan Dukungan Perangkat bagian.  Gabungan dan penambahan informasi dari Panduan Pengguna Altera Arria 10 Unique Chip ID IP Core Dan Panduan Pengguna Stratix 10 Unique Chip ID IP Core. Berganti nama menjadi Intel. Diperbarui Deskripsi Fungsional. Menambahkan dukungan perangkat Intel Cyclone 10 GX.
Mei 2016	2016.05.02	Menghapus informasi inti IP standar dan menambahkan tautan ke Quartus Prime Handbook. Catatan yang diperbarui tentang dukungan perangkat Arria 10.
September 2014	2014.09.02	• Memperbarui judul dokumen untuk mencerminkan nama baru inti IP “Altera Unique Chip ID”.

Tanggal	Versi	Perubahan
Agustus 2014	2014.08.18	Langkah-langkah parameterisasi yang diperbarui untuk editor parameter lawas. Menambahkan catatan bahwa inti IP ini tidak mendukung desain Arria 10.
Juni 2014	2014.06.30	Mengganti informasi MegaWizard Plug-In Manager dengan Katalog IP. Menambahkan informasi standar tentang peningkatan inti IP. Menambahkan instalasi standar dan informasi lisensi. Menghapus informasi tingkat dukungan perangkat usang. Dukungan perangkat inti IP sekarang tersedia di Katalog IP dan editor parameter.
September 2013	2013.09.20	Diperbarui untuk menulis ulang "Memperoleh ID chip perangkat FPGA" menjadi "Memperoleh ID chip unik perangkat FPGA"
Mei 2013	1.0	Rilis awal.

Kirim Masukan

Dokumen / Sumber Daya

Intel Chip ID FPGA IP Cores [Bahasa Indonesia:] Panduan Pengguna Chip ID Inti IP FPGA, ID Chip, Inti IP FPGA, Inti IP

Referensi

• Panduan Pengguna