intel UG-01155 IOPLL FPGA IP Nwayo Itilizatè Gid

Sipòte opinyon PLL adjasan (adjpllin) pou konekte avèk yon PLL en nan mòd kaskad PLL.
Jenere inisyalizasyon memwa a File (.mif) ak pèmèt PLL dynamicVreconfiguration.

Sipòte PLL chanjman faz dinamik.

Enfòmasyon ki gen rapò

Entwodiksyon Intel FPGA IP Cores
Bay plis enfòmasyon sou Intel FPGA debaz IP ak editè paramèt la.
Mòd Operasyon yo nan paj 9

Sòti Revèy nan paj 10
Referans Chanjman Revèy nan paj 10

PLL-a-PLL Cascading nan paj 11
IOPLL Intel FPGA IP Core Gid Itilizatè Achiv nan paj 12

Bay yon lis gid itilizatè pou vèsyon anvan yo nan nwayo IP IOPLL Intel FPGA.

Aparèy Sipò Fanmi

Nwayo IP IOPLL la sèlman sipòte fanmi aparèy Intel Arria 10 ak Intel Cyclone 10 GX.

IOPLL IP Nwayo Paramèt

Editè paramèt debaz IP IOPLL la parèt nan kategori PLL nan Katalòg IP.

Paramèt	Valè Legal	Deskripsyon
Fanmi Aparèy	Intel Arria 10, Intel Siklòn 10 GX	Espesifye fanmi aparèy la.
Eleman	—	Espesifye aparèy la vize.
Klas vitès	—	Espesifye klas vitès pou aparèy vize a.
PLL mòd	Nonb antye relatif-N PLL	Espesifye mòd yo itilize pou nwayo IP IOPLL la. Sèl seleksyon legal la se Nonb antye relatif-N PLL. Si ou bezwen yon PLL fraksyon, ou dwe itilize fPLL Intel Arria 10/Cyclone 10 FPGA IP nwayo a.
Referans Revèy Frekans	—	Espesifye frekans nan opinyon pou revèy la antre, refclk, nan MHz. Valè default la se 100.0 MHz. Valè minimòm ak maksimòm depann sou aparèy la chwazi.
Pèmèt Pò Sòti fèmen	Limen oswa Etenn	Limen pou pèmèt pò a fèmen.
Pèmèt paramèt revèy pwodiksyon fizik yo	Limen oswa Etenn	Vire sou antre nan paramèt kontwa PLL fizik olye pou yo espesifye yon frekans revèy pwodiksyon vle.
Mòd operasyon	dirèk, ekstèn fidbak, nòmal, sous synchrone, zewo reta tanpon, oswa lvds	Espesifye operasyon an nan PLL la. Operasyon an default se dirèk mòd. • Si w chwazi a dirèk mòd, PLL la minimize longè chemen fidbak la pou pwodui pi piti jitter posib nan pwodiksyon PLL. Revèy entèn yo ak revèy ekstèn PLL yo chanje faz ki gen rapò ak opinyon revèy PLL la. Nan mòd sa a, PLL a pa konpanse pou nenpòt rezo revèy. • Si w chwazi a nòmal mòd, PLL la konpanse pou reta nan rezo a revèy entèn itilize pa pwodiksyon an revèy. Si PLL la tou itilize pou kondwi yon peny pwodiksyon revèy ekstèn, yon chanjman faz korespondan nan siyal la sou peny pwodiksyon an rive. • Si w chwazi a sous synchrone mòd, reta revèy la soti nan PIN nan I/O enskri D' matche ak reta nan done soti nan PIN nan I/O enskri D '. • Si w chwazi a ekstèn fidbak mòd, ou dwe konekte pò D 'fbclk a nan yon PIN D '. Yon koneksyon nan nivo tablo dwe konekte tou de peny nan opinyon ak pò ekstèn revèy pwodiksyon, fboutclk. Se pò fbclk ki aliyen ak revèy la antre. • Si w chwazi a zewo reta tanpon mòd, PLL a dwe manje yon peny pwodiksyon revèy ekstèn ak konpanse pou reta a prezante pa sa a PIN. Se siyal la obsève sou peny la senkronize ak revèy la opinyon. Pwodiksyon revèy PLL la konekte ak pò altbidir la epi kondwi zdbfbclk kòm yon pò pwodiksyon. Si PLL la tou kondui rezo revèy entèn la, yon chanjman faz ki koresponn nan rezo sa a rive. • Si w chwazi a lvds mòd, se menm done ak revèy relasyon distribisyon broch yo nan rejis entèn kaptire SERDES konsève. Mòd la konpanse pou reta yo nan rezo revèy LVDS, ak ant peny done a ak peny antre revèy nan chemen yo rejis kaptire SERDES.
Kantite revèy	1–9	Espesifye kantite revèy pwodiksyon ki nesesè pou chak aparèy nan konsepsyon PLL la. Anviwònman yo mande pou frekans pwodiksyon, chanjman faz, ak sik devwa yo montre dapre kantite revèy yo chwazi.
Espesifye Frekans VCO	Limen oswa Etenn	Pèmèt ou mete restriksyon sou frekans VCO a nan valè espesifye a. Sa a itil lè w ap kreye yon PLL pou mòd ekstèn LVDS, oswa si yo vle yon gwosè espesifik etap chanjman faz dinamik.
*kontinye…*

Paramèt	Valè Legal	Deskripsyon
VCO frekans (1)	—	• Kilè Pèmèt paramèt revèy pwodiksyon fizik yo se limen— montre frekans VCO a ki baze sou valè yo pou Referans Revèy Frekans, Faktè miltipliye (M-Counter), ak Faktè Divize (N-Counter). • Kilè Pèmèt paramèt revèy pwodiksyon fizik yo se etenn—pèmèt ou presize valè yo mande pou frekans VCO a. Valè default la se 600.0 MHz.
Bay revèy non mondyal la	Limen oswa Etenn	Pèmèt ou chanje non revèy pwodiksyon an.
Non revèy	—	Non revèy itilizatè a pou Synopsis Design Constraints (SDC).
Frekans vle	—	Espesifye frekans revèy pwodiksyon pò a revèy pwodiksyon korespondan, outclk[], nan MHz. Valè default la se 100.0 MHz. Valè minimòm ak maksimòm depann de aparèy yo itilize a. PLL a sèlman li chif yo nan premye sis kote desimal yo.
Frekans aktyèl la	—	Pèmèt ou chwazi frekans aktyèl revèy pwodiksyon an nan yon lis frekans ki ka reyalize. Valè default la se frekans ki pi pre posib ak frekans vle a.
Phase Shift inite yo	ps or degre	Espesifye inite chanjman faz pou pò revèy pwodiksyon korespondan an, outclk[], an pikosecond (ps) oswa degre.
Chanjman Faz Dezire	—	Espesifye valè yo mande pou chanjman faz la. Valè default la se 0ps.
Chanjman de faz aktyèl la	—	Pèmèt ou chwazi chanjman faz aktyèl la nan yon lis valè chanjman faz ki ka reyalize. Valè default la se chanjman faz ki pi pre posib ak chanjman faz vle a.
Sik Devwa Dezire	0.0–100.0	Espesifye valè yo mande pou sik devwa a. Valè default la se 50.0%.
Sik devwa aktyèl la	—	Pèmèt ou chwazi sik devwa aktyèl la nan yon lis valè sik devwa yo ka reyalize. Valè default la se sik devwa ki pi pre posib ak sik devwa vle a.
Faktè miltipliye (M-Counter) (2)	4–511	Espesifye faktè miltipliye nan M-kontan. Ranje legal kontwa M lan se 4–511. Sepandan, restriksyon sou frekans minimòm legal PFD ak maksimòm frekans legal VCO limite ranje kontwa M ki efikas a 4–160.
Faktè Divize (N-Counter) (2)	1–511	Espesifye faktè divize N-kontan. Ranje legal kontwa N a se 1–511. Sepandan, restriksyon sou frekans minimòm PFD legal la limite ranje efikas kontwa N a 1–80.
Faktè Divize (C-Counter) (2)	1–511	Espesifye faktè divize pou revèy pwodiksyon an (C-counter).

Paramèt sa a disponib sèlman lè Pèmèt paramèt revèy pwodiksyon fizik yo etenn.

Paramèt sa a disponib sèlman lè Pèmèt paramèt revèy pwodiksyon fizik yo aktive.

IOPLL IP Nwayo Paramèt - Anviwònman Tab

Tablo 2. Paramèt Nwayo IP IOPLL – Anviwònman Tab

Paramèt	Valè Legal	Deskripsyon
PLL Bandwidth Prereglaj	Ba, Mwayen, oswa Segondè	Espesifye anviwònman prereglaj PLL la. Seleksyon an default se Ba.
PLL oto Reyajiste	Limen oswa Etenn	Otomatikman pwòp tèt ou-reset PLL a sou pèt nan fèmen.
Kreye yon dezyèm antre clk 'refclk1'	Limen oswa Etenn	Limen pou bay yon revèy backup tache ak PLL ou ki ka chanje ak revèy referans orijinal ou.
Dezyèm Referans Revèy Frekans	—	Chwazi frekans dezyèm siyal revèy antre. Valè default la se 100.0 MHz. Valè minimòm ak maksimòm depann sou aparèy yo itilize a.
Kreye yon siyal 'active_clk' pou endike revèy antre nan itilize	Limen oswa Etenn	Vire sou yo kreye pwodiksyon an activeclk. Pwodiksyon activeclk la endike revèy D 'ki itilize pa PLL la. Siyal pwodiksyon ki ba endike refclk ak siyal pwodiksyon segondè endike refclk1.
Kreye yon siyal 'clkbad' pou chak revèy D'	Limen oswa Etenn	Vire sou yo kreye de rezilta clkbad, youn pou chak revèy opinyon. Siyal pwodiksyon ki ba endike revèy la ap travay ak siyal pwodiksyon wo endike revèy la pa travay.
Chanjman mòd	Otomatik chanjman, Manyèl Chanjman, oswa Otomatik Chanjman ak Manyèl Override	Espesifye mòd chanjman an pou aplikasyon konsepsyon. IP a sipòte twa mòd switchover: • Si w chwazi a Otomatik chanjman mòd, sikwi PLL kontwole revèy referans chwazi a. Si yon sèl revèy sispann, kous la otomatikman chanje nan revèy la backup nan kèk sik revèy ak mete ajou siyal yo estati, clkbad ak activeclk. • Si w chwazi a Manyèl Chanjman mòd, lè siyal kontwòl la, extswitch, chanje soti nan lojik segondè nan lojik ba, epi li rete ba pou omwen twa sik revèy, revèy la opinyon chanje nan lòt revèy la. Ekstwitch la ka pwodwi nan lojik nwayo FPGA oswa PIN opinyon. • Si w chwazi Otomatik Chanjman ak Manyèl Override mòd, lè siyal extswitch la ba, li pase fonksyon switch otomatik la. Osi lontan ke ekstswitch rete ba, plis aksyon switchover bloke. Pou chwazi mòd sa a, de sous revèy ou yo dwe kouri ak frekans de revèy yo pa ka diferan pa plis pase 20%. Si tou de revèy yo pa sou menm frekans, men diferans peryòd yo se nan 20%, blòk deteksyon pèt revèy la ka detekte revèy la pèdi. PLL a gen plis chans tonbe soti nan fèmen apre chanjman nan opinyon revèy PLL epi li bezwen tan pou fèmen ankò.
Chanjman Reta	0–7	Ajoute yon kantite espesifik reta sik nan pwosesis chanjman an. Valè default la se 0.
Aksè nan pò pwodiksyon PLL LVDS_CLK/LOADEN	Andikape, Pèmèt LVDS_CLK/ CHAJ 0, oswa Pèmèt LVDS_CLK/ CHAJE 0 & 1	Chwazi Aktive LVDS_CLK/LOADEN 0 or Pèmèt LVDS_CLK/LOADEN 0 & 1 pou pèmèt PLL lvds_clk oswa loaden pò pwodiksyon an. Pèmèt paramèt sa a nan ka PLL a manje yon blòk LVDS SERDES ak PLL ekstèn. Lè w ap itilize pò I/O PLL outclk yo ak pò LVDS, yo itilize outclk[0..3] pou pò lvds_clk[0,1] ak loaden[0,1], yo ka itilize outclk4 pou pò coreclk.
Pèmèt aksè nan pò pwodiksyon PLL DPA a	Limen oswa Etenn	Vire pou pèmèt pò pwodiksyon PLL DPA a.
*kontinye…*

Paramèt	Valè Legal	Deskripsyon
Pèmèt aksè nan pò pwodiksyon revèy ekstèn PLL	Limen oswa Etenn	Vire pou pèmèt PLL ekstèn pò pwodiksyon revèy la.
Espesifye ki outclk yo dwe itilize kòm sous extclk_out[0].	C0 – C8	Espesifye pò outclk pou itilize kòm sous extclk_out[0].
Espesifye ki outclk yo dwe itilize kòm sous extclk_out[1].	C0 – C8	Espesifye pò outclk pou itilize kòm sous extclk_out[1].

Cascading Tab

Tablo 3. IOPLL IP Nwayo Paramèt - Cascading Tab3

Paramèt	Valè Legal	Deskripsyon
Kreye yon siyal 'cascade soti' pou konekte avèk yon PLL en	Limen oswa Etenn	Vire pou kreye pò cascade_out, ki endike ke PLL sa a se yon sous epi konekte ak yon destinasyon (en) PLL.
Espesifye ki outclk yo dwe itilize kòm sous kaskad	0–8	Espesifye sous la kaskad.
Kreye yon siyal adjpllin oswa cclk pou konekte avèk yon PLL en	Limen oswa Etenn	Vire sou yo kreye yon pò D ', ki endike ke PLL sa a se yon destinasyon ak konekte ak yon sous (en) PLL.

Tab Rekonfigurasyon dinamik

Tablo 4. Paramèt Nwayo IP IOPLL – Tab Rekonfigurasyon Dinamik

Paramèt	Valè Legal	Deskripsyon
Pèmèt rekonfigurasyon dinamik PLL	Limen oswa Etenn	Aktive pèmèt rekonfigirasyon dinamik PLL sa a (an konjonksyon avèk PLL Reconfig Intel FPGA IP nwayo).
Pèmèt aksè nan pò chanjman faz dinamik	Limen oswa Etenn	Aktive aktive koòdone chanjman faz dinamik ak PLL la.
MIF Jenerasyon Opsyon (3)	Jenere Nouvo MIF File, Ajoute konfigirasyon nan MIF ki deja egziste File, ak Kreye MIF File pandan jenerasyon IP	Swa kreye yon nouvo .mif file ki gen konfigirasyon aktyèl la nan I/O PLL la, oswa ajoute konfigirasyon sa a nan yon .mif ki deja egziste file. Ou ka itilize .mif sa a file pandan rekonfigurasyon dinamik pou rkonfigirasyon I/O PLL nan paramèt aktyèl li yo.
Chemen pou nouvo MIF file (4)	—	Antre kote a ak file non nouvo .mif la file yo dwe kreye.
Chemen nan MIF ki egziste deja file (5)	—	Antre kote a ak file non .mif ki egziste deja file ou gen entansyon ajoute nan.
*kontinye…*

Paramèt sa a disponib sèlman lè Pèmèt rekonfigirasyon dinamik PLL limen.

Paramèt sa a disponib sèlman lè jenere nouvo MIF File yo chwazi kòm MIF Jenerasyon
Opsyon.

Paramèt	Valè Legal	Deskripsyon
Pèmèt chanjman faz dinamik pou difizyon MIF (3)	Limen oswa Etenn	Vire nan magazen pwopriyete chanjman faz dinamik pou rekonfigirasyon PLL.
DPS Counter Seleksyon (6)	C0–C8, Tout C, or M	Chwazi kontwa a pou sibi chanjman faz dinamik. M se kontwa fidbak la ak C se kontwa pòs-echèl yo.
Kantite Chanjman Faz Dinamik (6)	1–7	Chwazi kantite ogmantasyon faz. Gwosè yon sèl enkreman chanjman faz egal a 1/8 nan peryòd VCO a. Valè default la se 1.
Direksyon dinamik chanjman faz (6)	Pozitif or Negatif	Detèmine direksyon chanjman faz dinamik pou estoke nan MIF PLL la.

Paramèt sa a disponib sèlman lè ajoute konfigirasyon nan MIF ki deja egziste File yo chwazi kòm Opsyon MIF Jenerasyon

Paramèt Nwayo IP IOPLL – Tab Paramèt Avanse

Tablo 5. Paramèt Nwayo IP IOPLL – Tab Paramèt Avanse

Paramèt	Valè Legal	Deskripsyon
Paramèt avanse	—	Montre yon tablo anviwònman PLL fizik ki pral aplike dapre opinyon ou.

Deskripsyon Fonksyonèl

Yon PLL I/O se yon sistèm kontwòl frekans ki jenere yon revèy pwodiksyon pa senkronize tèt li nan yon revèy opinyon. PLL la konpare diferans faz ant siyal la antre ak siyal pwodiksyon an nan yon voltage-kontwole osilator (VCO) ak Lè sa a, fè senkronizasyon faz kenbe yon ang faz konstan (fèmen) sou frekans nan opinyon an oswa siyal referans. Senkronizasyon oswa bouk fidbak negatif nan sistèm nan fòse PLL la dwe faz-bloke.
Ou ka configured PLL yo kòm miltiplikatè frekans, divizyon, demodulatè, dèlko swiv, oswa sikui rekiperasyon revèy. Ou ka itilize PLL pou jenere frekans ki estab, refè siyal ki soti nan yon chanèl kominikasyon ki fè bwi, oswa distribye siyal revèy nan tout konsepsyon ou.

Blòk bilding nan yon PLL

Blòk prensipal yo nan I/O PLL la se detektè frekans faz (PFD), ponp chaj, filtè bouk, VCO, ak kontè, tankou yon kontwa fidbak (M), yon kontwa pre-echèl (N), ak pòs-. kontè echèl (C). Achitekti PLL la depann de aparèy ou itilize nan konsepsyon ou a.

Paramèt sa a disponib sèlman lè Pèmèt Dynamic Phase Shift pou MIF Streaming aktive.

Tipik I/O PLL Achitekti

Tèm sa yo souvan itilize pou dekri konpòtman yon PLL:
Tan fèmen PLL—ke yo rele tou tan akizisyon PLL. Tan PLL fèmen se tan pou PLL la atenn frekans sib la ak relasyon faz apre pouvwa-up, apre yon chanjman frekans pwodiksyon pwograme, oswa apre yon reset PLL. Remak: Lojisyèl simulation pa modèl yon tan reyalis PLL fèmen. Simulation montre yon tan fèmen rapidman ireyèl. Pou spesifikasyon aktyèl tan fèmen an, al gade nan fèy done aparèy la.
Rezolisyon PLL—valè minimòm ogmantasyon frekans yon PLL VCO. Kantite bit nan kontè M ak N yo detèmine valè rezolisyon PLL la.
PLL sample rate—the FREF sampfrekans ling oblije fè koreksyon faz ak frekans nan PLL la. PLL yoampto se fREF /N.

PLL Lock

PLL seri a depann sou de siyal yo opinyon nan detektè a frekans faz. Siyal fèmen a se yon pwodiksyon asynchrone nan PLL yo. Kantite sik ki nesesè pou fèmen siyal fèmen an depann de revèy D 'PLL ki revèy sikwi fèmen pòt la. Divize tan maksimòm fèmen PLL la pa peryòd revèy opinyon PLL la pou kalkile kantite sik revèy ki nesesè pou fèmen siyal fèmen an.

Mòd operasyon yo

Nwayo IP IOPLL la sipòte sis mòd fidbak revèy diferan. Chak mòd pèmèt revèy miltiplikasyon ak divizyon, chanjman faz, ak pwogramasyon sik devwa.

Sòti Revèy

Nwayo IP IOPLL la ka jenere jiska nèf siyal pwodiksyon revèy. Siyal pwodiksyon revèy pwodwi yo revèy nwayo a oswa blòk ekstèn yo deyò nwayo a.
Ou ka itilize siyal reset la pou reset valè revèy pwodiksyon an a 0 epi enfim revèy pwodiksyon PLL yo.
Chak revèy pwodiksyon gen yon seri anviwònman yo mande kote ou ka presize valè yo vle pou frekans pwodiksyon, chanjman faz, ak sik devwa. Anviwònman ou vle yo se paramèt ou vle aplike nan konsepsyon ou.

Valè aktyèl yo pou frekans, chanjman faz, ak sik devwa yo se paramèt ki pi pre yo (pi bon apwoksimatif nan anviwònman yo vle) ki ka aplike nan sikwi PLL la.

Referans Revèy Chanjman

Karakteristik revèy referans revèy la pèmèt PLL chanje ant de revèy opinyon referans. Sèvi ak karakteristik sa a pou redondance revèy, oswa pou yon aplikasyon domèn revèy doub tankou nan yon sistèm. Sistèm nan ka limen yon revèy redondants si revèy prensipal la sispann kouri.
Sèvi ak karakteristik revèy referans revèy la, ou ka presize frekans lan pou dezyèm revèy opinyon, epi chwazi mòd ak reta pou chanjman an.

Deteksyon pèt revèy la ak blòk revèy referans revèy la gen fonksyon sa yo:

Siveye estati revèy referans la. Si revèy referans la echwe, revèy la otomatikman chanje nan yon sous revèy backup. Revèy la mete ajou estati siyal clkbad ak activeclk pou avèti evènman an.
Chanje revèy referans a retounen ak lide ant de frekans diferan. Sèvi ak siyal ekstwitch la pou kontwole manyèlman aksyon switch la. Apre yon chanjman rive, PLL a ka pèdi fèmen pou yon ti tan epi ale nan pwosesis kalkil la.

PLL-a-PLL kaskad

Si ou kaskad PLL nan konsepsyon ou a, PLL sous (en) dwe gen yon anviwònman ki ba, pandan y ap destinasyon an (en) PLL dwe gen yon anviwònman gwo. Pandan kaskad, pwodiksyon PLL sous la sèvi kòm revèy referans (antre) PLL destinasyon an. Anviwònman Pleasant PLL kaskad yo dwe diferan. Si paramèt Pleasant PLL kaskad yo se menm bagay la, PLL kaskad yo ka amplify faz bri nan sèten frekans.Se sous adjpllin revèy D 'yo itilize pou entè-cascade ant fraktib PLL fraksyon.

Pò

Tablo 6. IOPLL IP Core Ports

Paramèt	Kalite	Kondisyon	Deskripsyon
refklk	Antre	Obligatwa	Sous revèy referans ki kondwi I/O PLL la.
premye	Antre	Obligatwa	Pò reset asynchrone pou revèy pwodiksyon yo. Kondwi pò sa a wo pou reset tout revèy pwodiksyon yo nan valè 0. Ou dwe konekte pò sa a ak siyal kontwòl itilizatè a.
fbclk	Antre	Si ou vle	Pò ekstèn opinyon opinyon pou I/O PLL la. Nwayo IP IOPLL kreye pò sa a lè I/O PLL ap opere nan mòd ekstèn fidbak oswa mòd tanpon zewo-reta. Pou konplete bouk fidbak la, yon koneksyon nivo tablo dwe konekte pò fbclk la ak pò pwodiksyon revèy ekstèn I/O PLL la.
fboutclk	Sòti	Si ou vle	Pò a ki manje pò fbclk la atravè sikwi mimik la. Pò fboutclk la disponib sèlman si I/O PLL la nan mòd ekstèn fidbak.
zdbfbclk	Bidirèksyonèl	Si ou vle	Pò a bidireksyon ki konekte ak sikwi imite a. Pò sa a dwe konekte nan yon peny bidireksyon ki mete sou peny pwodiksyon an dedye fidbak pozitif nan I/O PLL la. Pò zdbfbclk la disponib sèlman si I/O PLL la nan mòd tanpon zewo reta. Pou evite refleksyon siyal lè w ap itilize mòd tanpon zewo-reta, pa mete tras tablo sou pin bidirectionnelle I/O.
fèmen	Sòti	Si ou vle	Nwayo IP IOPLL la kondwi pò sa a wo lè PLL la vin fèmen. Pò a rete wo osi lontan ke IOPLL la fèmen. I/O PLL afime pò a fèmen lè faz ak frekans revèy referans ak revèy fidbak yo se la.
*kontinye…*

Paramèt	Kalite	Kondisyon	Deskripsyon
			menm oswa nan tolerans sikwi fèmen. Lè diferans ki genyen ant de siyal revèy yo depase tolerans sikwi fèmen, I/O PLL la pèdi fèmen.
refklk1	Antre	Si ou vle	Dezyèm sous referans revèy ki kondwi I/O PLL pou karakteristik switchover revèy.
ekstwitch	Antre	Si ou vle	Afime siyal ekstwitch la ba (1'b0) pou omwen 3 sik revèy pou chanje revèy la manyèlman.
activeclk	Sòti	Si ou vle	Siyal pwodiksyon pou endike ki sous revèy referans I/O PLL itilize.
clkbad	Sòti	Si ou vle	Siyal pwodiksyon ki endike estati sous referans revèy la bon oswa move.
cascade_out	Sòti	Si ou vle	Sòti siyal ki manje nan en I/O PLL.
adjpllin	Antre	Si ou vle	Antre siyal ki manje soti nan en I/O PLL.
outclk_[]	Sòti	Si ou vle	Sòti revèy soti nan I/O PLL.

IOPLL Intel FPGA IP Nwayo Gid Itilizatè Achiv yo

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike

IP Core Version	Gid itilizatè
17.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Gid Itilizatè IP Nwayo
16.1	Altera I/O Phase-Locked Loop (Altera IOPLL) Gid Itilizatè IP Nwayo
16.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Gid Itilizatè IP Nwayo
15.0	Altera I/O Phase-Locked Loop (Altera IOPLL) Gid Itilizatè IP Nwayo

Istwa Revizyon Dokiman pou Gid Itilizatè Nwayo IOPLL Intel FPGA IP

Vèsyon dokiman an	Intel Quartus® Premye vèsyon	Chanjman
2019.06.24	18.1	Mete ajou deskripsyon an pou antre revèy dedye nan la Tipik I/O PLL Achitekti dyagram.
2019.01.03	18.1	• Mete ajou a Aksè nan pò pwodiksyon PLL LVDS_CLK/LOADEN paramèt nan IOPLL IP Nwayo Paramèt - Anviwònman Tab tab. • Mete ajou deskripsyon pou pò zdbfbclk nan IOPLL IP Core Ports tab.
2018.09.28	18.1	• Korije deskripsyon an pou extswitch nan la IOPLL IP Core Ports tab. • Chanje non nwayo IP sa yo dapre Intel rebranding: — Chanje debaz Altera IOPLL IP nan nwayo IOPLL Intel FPGA IP. — Chanje nwayo Altera PLL Reconfig IP nan PLL Reconfig Intel FPGA IP nwayo. — Chanje debaz Arria 10 FPLL IP nan fPLL Intel Arria 10/Cyclone 10 FPGA debaz IP.

Dat	Version	Chanjman
jen 2017	2017.06.16	• Te ajoute sipò pou aparèy Intel Cyclone 10 GX. • Rebranded kòm Intel.
Desanm 2016	2016.12.05	Mete ajou deskripsyon premye pò IP nwayo a.
jen 2016	2016.06.23	• Mizajou IP Nwayo Paramèt - Tab Paramèt Tab. — Mete ajou deskripsyon pou Manyèl Chanjman ak Otomatik Chanjman ak paramèt Manyèl Override. Siyal kontwòl chanjman revèy la aktif ba. — Mete ajou deskripsyon an pou paramèt Delè chanjman. • Defini kontè M ak C pou paramèt DPS Counter Seleksyon nan Paramèt Nwayo IP – Tablo Tab Rekonfigurasyon Dinamik. • Chanje non pò switchover revèy soti nan clkswitch a extswitch nan dyagram tipik I/O PLL Achitekti.
Me 2016	2016.05.02	Mizajou IP Nwayo Paramèt - Tablo Tab Rekonfigurasyon dinamik.
Me 2015	2015.05.04	Mete ajou deskripsyon an pou Pèmèt aksè nan paramèt pò pwodiksyon PLL LVDS_CLK/LOADEN nan Paramèt Nwayo IP - Tablo Tab Anviwònman. Te ajoute yon lyen nan Entèfas Siyal Ant Altera IOPLL ak Altera LVDS SERDES IP Cores tablo nan I/O ak High Speed I/O nan chapit Arria 10 Devices.
Out 2014	2014.08.18	Premye lage.

Dokiman / Resous

intel UG-01155 IOPLL FPGA IP Nwayo [pdfGid Itilizatè
UG-01155 IOPLL FPGA Nwayo IP, UG-01155, IOPLL FPGA Nwayo IP, FPGA Nwayo IP

Referans

Manyèl itilizatè

intel UG-01155 IOPLL FPGA IP Nwayo

IOPLL Intel® FPGA IP Nwayo Itilizatè Gid