Intel Chip ID FPGA IP Cores

Chak FPGA Intel® ki sipòte gen yon idantite chip inik 64-bit. Chip ID Intel FPGA IP nwayo pèmèt ou li ID chip sa a pou idantifikasyon aparèy.

Enfòmasyon ki gen rapò

• Entwodiksyon Intel FPGA IP Cores
  • Bay enfòmasyon jeneral sou tout nwayo IP Intel FPGA, ki gen ladan paramèt, génération, amelyore, ak similye nwayo IP.
• Jenere yon script konfigirasyon similatè konbine
  • Kreye scripts simulation ki pa mande mizajou manyèl pou lojisyèl oswa IP vèsyon amelyorasyon.

Sipò pou Aparèy

Nwayo IP	Aparèy sipòte
Chip ID Intel Stratix® 10 FPGA IP nwayo	Intel Stratix 10
Inik Chip ID Intel Arria® 10 FPGA IP nwayo	Intel Arria 10
Inik Chip ID Intel Cyclone® 10 GX FPGA IP nwayo	Intel Cyclone 10 GX
ID inik chip Intel MAX® 10 FPGA IP	Intel MAX 10
Inik Chip ID Intel FPGA IP nwayo	Stratix V Arria V Cyclone V

Enfòmasyon ki gen rapò

• Inik Chip ID Intel MAX 10 FPGA IP Nwayo

Chip ID Intel Stratix 10 FPGA IP Nwayo

• Seksyon sa a dekri Chip ID Intel Stratix 10 FPGA IP nwayo a.

Deskripsyon Fonksyonèl

Siyal data_valid la kòmanse ba nan eta inisyal la kote pa gen okenn done ke yo te li nan aparèy la. Apre yo fin bay yon batman kè wo-ba nan pò D 'read la, Chip ID Intel Stratix 10 FPGA IP li ID inik chip la. Apre lekti, nwayo IP a deklare siyal data_valid la pou endike ke valè idantite inik chip nan pò pwodiksyon an pare pou rekipere. Operasyon an repete sèlman lè ou reset nwayo IP la. Pò pwodiksyon chip_id[63:0] la kenbe valè idantite chip inik jiskaske ou rkonfigure aparèy la oswa reset nwayo IP la.

Nòt: Ou pa ka similye nwayo IP Chip ID paske nwayo IP resevwa repons sou done ID chip ki soti nan SDM. Pou valide nwayo IP sa a, Intel rekòmande pou w fè evalyasyon pyès ki nan konpitè.

Pò

Figi 1: Chip ID Intel Stratix 10 FPGA IP Nwayo Pò

Tablo 2: Chip ID Intel Stratix 10 FPGA IP Nwayo Pò Deskripsyon

Port	I/O	Gwosè (Bit)	Deskripsyon
clkin	Antre	1	Bay siyal revèy nan blòk ID chip la. Frekans maksimòm ki sipòte a ekivalan a revèy sistèm ou an.
reset	Antre	1	Synchrone reset ki reset nwayo IP la. Pou Reyajiste nwayo IP la, afime siyal la reset segondè pou omwen 10 sik clkin.
done_valid	Sòti	1	Endike ke ID inik chip la pare pou rekipere. Si siyal la ba, nwayo IP la nan eta inisyal oswa nan pwogrè pou chaje done ki sòti nan yon ID fuse. Apre nwayo IP a deklare siyal la, done yo pare pou rekipere nan pò pwodiksyon chip_id[63..0] la.
chip_id	Sòti	64	Endike idantite chip inik la dapre kote ID respektif li yo. Done yo valab sèlman apre nwayo IP afime siyal data_valid la. Valè a nan pouvwa-up reset a 0. Chip_id [63:0]pò pwodiksyon an kenbe valè ID inik chip la jiskaske ou rkonfigure aparèy la oswa reset nwayo IP la.
pare	Antre	1	Siyal Readid la itilize pou li valè ID nan aparèy la. Chak fwa valè a chanje siyal soti nan 1 a 0, nwayo IP la deklannche operasyon an li ID. Ou dwe kondwi siyal la nan 0 lè w pa itilize. Pou kòmanse operasyon li ID, kondwi siyal la wo pou omwen 3 sik revèy, Lè sa a, rale li ba. Nwayo IP la kòmanse li valè ID chip la.

Aksè Chip ID Intel Stratix 10 FPGA IP atravè Signal Tap

Lè ou aktive siyal Readid la, Chip ID Intel Stratix 10 FPGA IP nwayo a kòmanse li ID chip nan aparèy Intel Stratix 10 la. Lè chip ID la pare, Chip ID Intel Stratix 10 FPGA IP nwayo afime siyal data_valid la epi li fini J la.TAG aksè.

Nòt: Pèmèt yon reta ki ekivalan a tCD2UM apre konfigirasyon chip konplè anvan ou eseye li ID inik chip la. Gade fèy done aparèy respektif la pou valè tCD2UM.

Reyajiste Chip ID Intel Stratix 10 FPGA IP Nwayo

Pou Reyajiste nwayo IP la, ou dwe afime siyal la reset pou omwen dis sik revèy.

Remak

1. Pou aparèy Intel Stratix 10, pa reset nwayo IP a jiskaske omwen tCD2UM apre inisyalizasyon chip konplè. Gade fèy done aparèy respektif la pou valè tCD2UM.
2. Pou direktiv enstansyasyon debaz IP, ou dwe al gade nan seksyon Intel Stratix 10 Release Release IP nan Intel Stratix 10 Configuration User Guide.

Enfòmasyon ki gen rapò

Gid itilizatè Intel Stratix 10 Konfigirasyon

• Bay plis enfòmasyon sou Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA IP Cores

Seksyon sa a dekri nwayo IP sa yo

• Inik Chip ID Intel Arria 10 FPGA IP nwayo
• Inik Chip ID Intel Cyclone 10 GX FPGA IP nwayo
• Inik Chip ID Intel FPGA IP nwayo

Deskripsyon Fonksyonèl

Siyal data_valid la kòmanse ba nan eta inisyal la kote pa gen okenn done ke yo te li nan aparèy la. Apre yo fin bay yon siyal revèy nan pò a antre clkin, Chip ID Intel FPGA IP nwayo a li ID inik chip la. Apre lekti, nwayo IP a deklare siyal data_valid la pou endike ke valè idantite inik chip nan pò pwodiksyon an pare pou rekipere. Operasyon an repete sèlman lè ou reset nwayo IP la. Pò pwodiksyon chip_id[63:0] la kenbe valè idantite chip inik jiskaske ou rkonfigure aparèy la oswa reset nwayo IP la.

Nòt: Intel Chip ID IP nwayo a pa gen modèl simulation files. Pou valide nwayo IP sa a, Intel rekòmande pou w fè evalyasyon pyès ki nan konpitè.

Figi 2: Chip ID Intel FPGA IP Nwayo Pò

Tablo 3: Chip ID Intel FPGA IP Nwayo Pò Deskripsyon

Port	I/O	Gwosè (Bit)	Deskripsyon
clkin	Antre	1	Bay siyal revèy nan blòk ID chip la. Frekans maksimòm ki sipòte yo se jan sa a: • Pou Intel Arria 10 ak Intel Cyclone 10 GX: 30 MHz. • Pou Intel MAX 10, Stratix V, Arria V ak Cyclone V: 100 MHz.
reset	Antre	1	Synchrone reset ki reset nwayo IP la. Pou Reyajiste nwayo IP a, afime siyal la reset segondè pou omwen 10 sik clkin (1). Chip_id [63:0]pò pwodiksyon an kenbe valè ID inik chip la jiskaske ou rkonfigure aparèy la oswa reset nwayo IP la.
done_valid	Sòti	1	Endike ke ID inik chip la pare pou rekipere. Si siyal la ba, nwayo IP la nan eta inisyal oswa nan pwogrè pou chaje done ki sòti nan yon ID fuse. Apre nwayo IP a deklare siyal la, done yo pare pou rekipere nan pò pwodiksyon chip_id[63..0] la.
chip_id	Sòti	64	Endike idantite chip inik la dapre kote ID respektif li yo. Done yo valab sèlman apre nwayo IP afime siyal data_valid la. Valè a nan pouvwa-up reset a 0.

Aksè ID inik chip Intel Arria 10 FPGA IP ak ID inik chip Intel Cyclone 10 GX FPGA IP atravè Signal Tap

Nòt: Intel Arria 10 ak Intel Cyclone 10 GX chip ID la pa aksesib si ou gen lòt sistèm oswa nwayo IP ki gen aksè a J la.TAG an menm tan. Pou egzanpample, Analyzer lojik Signal Tap II, Twous zouti transceiver, siyal oswa sond nan sistèm, ak nwayo IP SmartVID Controller la.

Lè ou aktive siyal reset la, Inik Chip ID Intel Arria 10 FPGA IP ak Inik Chip ID Intel Cyclone 10 GX FPGA IP nwayo kòmanse li ID chip nan aparèy Intel Arria 10 oswa Intel Cyclone 10 GX. Lè idantite chip la pare, ID inik chip Intel Arria 10 FPGA IP ak ID inik chip Intel Cyclone 10 GX FPGA IP nwayo afime siyal data_valid la epi fini J la.TAG aksè.

Nòt: Pèmèt yon reta ki ekivalan a tCD2UM apre konfigirasyon chip konplè anvan ou eseye li ID inik chip la. Gade fèy done aparèy respektif la pou valè tCD2UM.

Reyajiste Chip ID Intel FPGA IP Nwayo

Pou Reyajiste nwayo IP la, ou dwe afime siyal la reset pou omwen dis sik revèy. Apre ou fin retire siyal reset la, nwayo IP relir ID inik chip ki soti nan blòk ID fuse a. Nwayo IP a afime siyal data_valid apre li fin fini operasyon an.

Nòt: Pou aparèy Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, ak Cyclone V, pa reset nwayo IP a jiskaske omwen tCD2UM apre inisyalizasyon chip konplè. Gade fèy done aparèy respektif la pou valè tCD2UM.

Chip ID Intel FPGA IP Cores Gid Itilizatè Achiv yo

Si yon vèsyon debaz IP pa nan lis la, gid itilizatè a pou vèsyon debaz IP anvan an aplike.

IP Core Version	Gid itilizatè
18.1	Chip ID Intel FPGA IP Cores Gid itilizatè
18.0	Chip ID Intel FPGA IP Cores Gid itilizatè

Istwa Revizyon Dokiman pou Gid Itilizatè Chip ID Intel FPGA IP Cores

Vèsyon dokiman an	Intel Quartus® Premye vèsyon	Chanjman
2022.09.26	20.3	Retire Pi bon Pratik Jesyon Pwojè lyen. Mizajou Deskripsyon Fonksyonèl nan Chip ID Intel Stratix 10 FPGA IP Nwayo. Mizajou Deskripsyon Fonksyonèl nan Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Mete ajou deskripsyon clkin ak resetports nan Tablo: Chip ID Intel FPGA IP Nwayo Pò Deskripsyon pou mete detay Intel MAX 10. Mete ajou la Reyajiste Chip ID Intel FPGA IP Nwayo seksyon pou enkli sipò pou aparèy Intel MAX 10 la.
2019.05.17	19.1	Mete ajou la Reyajiste Chip ID Intel Stratix 10 FPGA IP Nwayo sijè pou ajoute yon dezyèm nòt konsènan direktiv enstansyasyon debaz IP yo.
2019.02.19	18.1	Te ajoute sipò pou aparèy Intel MAX 10 nan Nwayo IP ak Aparèy Sipòte yo tab.
2018.12.24	18.1	Te ajoute nan Chip ID Intel FPGA IP Cores Gid Itilizatè Achiv yo seksyon.  Restriktire dokiman an pou bay plis detay sou aparèy yo sipòte respektif yo.
2018.06.08	18.0	Mete ajou deskripsyon pò readid la. Mete ajou deskripsyon pò reset la.
2018.05.07	18.0	Te ajoute pò readid pou Chip ID Intel Stratix 10 FPGA IP nwayo IP.

 

Dat	Version	Chanjman
Desanm 2017	2017.12.11	Mizajou tit dokiman soti nan Gid Itilizatè Altera Unique Chip ID IP Core. Te ajoute Sipò pou Aparèy seksyon.  Konbine ak ajoute enfòmasyon ki soti nan Altera Arria 10 Inik Chip ID IP Nwayo Itilizatè Gid epi Stratix 10 Inik Chip ID IP Nwayo Gid Itilizatè. Rebranded nan Intel. Mizajou Deskripsyon Fonksyonèl. Te ajoute sipò aparèy Intel Cyclone 10 GX.
Me 2016	2016.05.02	Retire enfòmasyon debaz IP estanda yo epi ajoute lyen nan Manyèl Quartus Prime. Mizajou nòt sou sipò aparèy Arria 10.
Septanm, 2014	2014.09.02	• Mizajou tit dokiman an pou reflete nouvo non nwayo IP “Altera Unique Chip ID”.

Dat	Version	Chanjman
Out, 2014	2014.08.18	Mizajou etap paramètrizasyon pou editè paramèt eritaj. Te ajoute ke nwayo IP sa a pa sipòte konsepsyon Arria 10.
jen 2014	2014.06.30	Ranplase enfòmasyon Manadjè Plug-In MegaWizard ak Katalòg IP. Te ajoute enfòmasyon estanda sou amelyore nwayo IP yo. Te ajoute estanda enstalasyon ak enfòmasyon lisans. Retire demode enfòmasyon nivo sipò aparèy. Sipò aparèy debaz IP disponib kounye a nan Katalòg IP ak editè paramèt.
Septanm, 2013	2013.09.20	Mete ajou pou reformula "Akizisyon idantite chip nan yon aparèy FPGA" nan "Akizisyon idantite chip inik nan yon aparèy FPGA"
Me 2013	1.0	Premye lage.

Voye Feedback

Dokiman / Resous

Intel Chip ID FPGA IP Cores [pdfGid Itilizatè Chip ID FPGA IP Nwayo, Chip ID, FPGA Nwayo IP, Nwayo IP

Referans

• Manyèl itilizatè