Kontni kache
1 JESD204C Intel FPGA IP ak ADI AD9081 MxFE ADC Rapò entèoperabilite
2 Enfòmasyon sou pwodwi
3 Enstriksyon Itilizasyon Pwodwi
4 JESD204C Intel® FPGA IP ak ADI AD9081 MxFE* ADC Rapò entèoperabilite pou aparèy Intel® Agilex™ F-mosaïque
4.1 Deskripsyon sistèm
5 Dokiman / Resous
5.1 Referans

ENTEL-LOGO

JESD204C Intel FPGA IP ak ADI AD9081 MxFE ADC Rapò entèoperabilite

JESD204C-Intel-FPGA-IP-ak-ADI-AD9081-MxF- ADC-Rapò-Entèoperabilite-PWODWI-IMAJ

Enfòmasyon sou pwodwi

Pwodwi yo refere yo nan manyèl itilizatè a se JESD204C Intel FPGA IP. Li se yon eleman pyès ki nan konpitè ki itilize ansanm ak Intel Agilex I-Series F-Tile Demo Board ak ADI AD9081-FMCA-EBZ EVM la. IP a enstansye nan mòd Duplex men se sèlman chemen reseptè a itilize. Li jenere yon revèy lyen 375 MHz ak yon revèy ankadreman 375 MHz. Konfigirasyon pyès ki nan konpitè pou tès entèoperabilite ADC yo montre nan Figi 1. IP a mande pou SYSREF bay dèlko revèy ki sous JESD204C Intel FPGA IP aparèy revèy la.

Enstriksyon Itilizasyon Pwodwi

Enstalasyon Materyèl
Pou mete pyès ki nan konpitè pou itilize JESD204C Intel FPGA IP, swiv etap sa yo:

  1. Konekte ADI AD9081-FMCA-EBZ EVM a ak konektè FMC+ nan Intel Agilex I-Series F-Tile Demo Board la.
  2. Asire w ke siyal SYSREF la bay dèlko revèy ki bay revèy aparèy JESD204C Intel FPGA IP.

Deskripsyon sistèm
Dyagram nan nivo sistèm montre kouman diferan modil yo konekte nan konsepsyon sa a. Li gen ladann Intel Agilex-I F-mosaïque Demo Board, Intel Agilex F-mosaïque Aparèy, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, ak divès kalite revèy ak koòdone.

Entèoperabilite Metodoloji
Kouch lyen done reseptè
Zòn tès sa a kouvri ka tès yo pou sync header alignment (SHA) ak aliyman multiblock pwolonje (EMBA). JESD204C Intel FPGA IP li anrejistre nan kouch lyen done pandan tès la, ekri yo nan boutèy demi lit. files, epi verifye yo pou yo pase kritè nan scripts TCL.

JESD204C Intel® FPGA IP ak ADI AD9081 MxFE* ADC Rapò entèoperabilite pou aparèy Intel® Agilex™ F-mosaïque

JESD204C Intel® FPGA IP a se yon gwo vitès pwen-a-pwen koòdone seri pwopriyete entelektyèl (IP).
JESD204C Intel FPGA IP te teste kenkayri ak plizyè aparèy konvètisè analog-to-digital (ADC) ki konfòm JESD204C.
Rapò sa a mete aksan sou entèoperabilite JESD204C Intel FPGA IP ak modil evalyasyon AD9081 Mixed Signal Front End (MxFE*) (EVM) ki soti nan Analog Devices Inc. (ADI). Seksyon sa yo dekri metodoloji kesye pyès ki nan konpitè ak rezilta tès yo.

Enfòmasyon ki gen rapò
F-mosaïque JESD204C Intel FPGA IP Itilizatè Gid

Kondisyon pyès ki nan konpitè ak lojisyèl
Tès entèoperabilite a mande pou pyès ki nan konpitè ak zouti lojisyèl sa yo: Materyèl

  • Intel Agilex™ I-Series F-mosay Demo Komisyon Konsèy (AGIB027R29A1E2VR0) ak adaptè pouvwa 12V
  • Aparèy Analog (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
  • Komisyon Konsèy Evalyasyon Skywork Si5345-D (Si5345-D-EVB)
  • SMA gason pou SMP gason
  • SMP gason pou SMP kab

Lojisyèl

  • Intel Quartus® Prime Pro Edition lojisyèl vèsyon 21.4
  • AD9081_API vèsyon 1.1.0 oswa pi nouvo (aplikasyon Linux, obligatwa pou konfigirasyon AD9081 EVM)

Enfòmasyon ki gen rapò

  • AD9081/AD9082 Gid Itilizatè Devlopman Sistèm
  • Skyworks Si5345-D Evalyasyon Konsèy Itilizatè Gid

Enstalasyon Materyèl
JESD204C Intel FPGA IP enstansye nan mòd Duplex men se sèlman chemen reseptè a itilize. Pou FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, PLL debaz la jenere yon revèy lyen 375 MHz ak yon revèy ankadreman 375 MHz.
Yo itilize yon Intel Agilex I-Series F-Tile Demo Board ak ADI AD9081-FMCA-EBZ EVM ki konekte ak konektè FMC + nan tablo devlopman an. Konfigirasyon pyès ki nan konpitè pou tès entèoperabilite ADC yo montre nan figi Enstalasyon Materyèl la.- • AD9081-FMCA-EBZ EVM a sòti pouvwa nan Intel Agilex I-Series F-Tile Demo Board atravè konektè FMC+.

  • Transceiver F-mosaïque ak JESD204C Intel FPGA IP nwayo PLL referans revèy yo apwovizyone pa Si5345-D-EVB atravè SMA pou SMP kab. Mete MUX_DIP_SW0 a wo sou Agilex-I F-Tile Demo Board pou asire ke U22 ap pran CLKIN1 ki konekte ak kab SMP la.
  • Si5345-D-EVB a bay yon revèy referans pou dèlko revèy pwogramasyon HMC7044 ki prezan nan AD9081 EVM atravè SMP pou SMP kab.
  • Revèy jesyon pou nwayo IP JESD204C Intel FPGA apwovizyone pa Silicon Labs Si5332 pwogramasyon dèlko revèy prezan nan Intel Agilex I-Series F-mosaïque Demo Board la.
  • Dèlko revèy pwogramasyon HMC7044 bay revèy referans aparèy AD9081. Bouk faz bloke (PLL) prezan nan aparèy AD9081 la jenere ADC yo vle.ampling revèy soti nan revèy referans aparèy la.
  • Pou Sous-klas 1, dèlko revèy HMC7044 la jenere siyal SYSREF pou aparèy AD9081 a ak pou JESD204C Intel FPGA IP atravè konektè FMC+ la.

Nonte: Intel rekòmande pou yo bay SYSREF la pa dèlko revèy ki sous JESD204C Intel FPGA IP revèy aparèy la.

JESD204C-Intel-FPGA-IP-ak-ADI-AD9081-MxF- ADC-Rapò-Entèoperabilite-01

Deskripsyon sistèm

Dyagram nan nivo sistèm sa a montre kijan diferan modil yo konekte nan konsepsyon sa a.

Figi 2. Dyagram sistèm JESD204C-Intel-FPGA-IP-ak-ADI-AD9081-MxF- ADC-Rapò-Entèoperabilite-02

Nòt:

  1. M se kantite konvètisè.
  2. S se kantite s transmètamples pou chak konvètisè pou chak ankadreman.
  3. WIDTH_MULP se miltiplikatè lajè done ant kouch aplikasyon an ak kouch transpò.
  4. N se kantite bit konvèsyon pou chak konvètisè.
  5. CS se kantite bit kontwòl pou chak konvèsyonamples.

Nan konfigirasyon sa a, pou egzanpample L = 8, M = 4, ak F = 1, pousantaj done nan liy transceiver se 24.75 Gbps.
Si5332 OUT1 la jenere revèy 100 MHz pou mgmt_clk. Si5345-D-EVB jenere de frekans revèy, 375 MHz ak 100 MHz. Se 375 MHz apwovizyone nan multiplexeur entegre nan Intel Agilex I-Series F-mosay Komisyon Konsèy la Demo atravè pò J19 SMA la. Revèy pwodiksyon an nan multiplexeur entegre a kondwi revèy referans transceiver F-mosaïque (refclk_xcvr) ak JESD204C Intel FPGA IP nwayo PLL referans revèy (refclk_core). 100 MHz soti nan Si5345-D-EVB konekte ak dèlko revèy pwogramasyon HMC7044 ki prezan nan AD9081 EVM kòm opinyon revèy la.
(EXT_HMCREF).

HCM7044 a jenere yon siyal SYSREF peryodik 11.71875 MHz atravè FMC Connector la.
JESD204C Intel FPGA IP enstansye nan mòd Duplex men se sèlman chemen reseptè a itilize.

Entèoperabilite Metodoloji
Seksyon ki anba la a dekri objektif tès yo, pwosedi ak kritè pou pase yo. Tès la kouvri domèn sa yo:

  • Kouch lyen done reseptè
  • Kouch transpò reseptè

Kouch lyen done reseptè
Zòn tès sa a kouvri ka tès yo pou sync header alignment (SHA) ak aliyman multiblock pwolonje (EMBA).
Sou lyen kòmanse, apre reset reseptè a, JESD204C Intel FPGA IP kòmanse chèche kouran header sync ki transmèt pa aparèy la. Rejis sa yo ki soti nan kouch lyen done yo li pandan tès la, ekri nan log files, ak verifye pou pase kritè nan scripts TCL.

Enfòmasyon ki gen rapò
F-mosaïque JESD204C Intel FPGA IP Itilizatè Gid

Sync Header Alignment (SHA)
Tablo 1. Ka tès aliyman antèt senkronize

Ka Tès Objektif Deskripsyon Kritè Pase
SHA.1 Tcheke si Sync Header Lock afime apre fini sekans reset la. Yo li siyal sa yo nan rejis yo:
  • CDR_Lock li nan rejis rx_status3 (0x8C).
  • SH_Locked li nan enskri rx_status4 (0x90).
  • jrx_sh_err_status li nan rejis rx_err_status (0x60).
  • CDR_Lock ak SH_LOCK ta dwe afime a wo ki koresponn ak kantite liy yo.
  • jrx_sh_err_status ta dwe
  •  Jaden bit nan jrx_sh_err_status tcheke pou sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, ak cdr_locked_err.
SHA.2 Tcheke estati Sync Header Lock apre yo fin jwenn bloke header senkronize (oswa pandan faz aliyman milti-blòk pwolonje) epi ki estab. invalid_sync_header li pou estati bloke Sync Header nan anrejistreman (0x60[8]). estati invalid_sync_header ta dwe 0.

Aliyman Multiblòk Pwolonje (EMBA)

Tablo 2. Ka tès aliyman multiblòk pwolonje

Ka Tès Objektif Deskripsyon Kritè Pase  
EMBA.1 Tcheke si Lock Multiblock Pwolonje a afime sèlman apre reklamasyon an nan Sync Header Lock. Yo li siyal sa yo nan rejis yo:
  • Valè EMB_Locked_1 ta dwe egal a 1 ki koresponn ak chak liy. EMB_Lock_err ta dwe 0.
  
 
  Ka Tès Objektif Deskripsyon Kritè Pase
     
  • EMB_Locked_1 li nan rejis rx_status5 (0x94).
  • EMB_Lock_err li nan rejis rx_err_status (0x60[19]).
  
  EMBA.2 Tcheke si estati Lock Multiblock Pwolonje a estab (apre fèmen multiblock pwolonje oswa jiskaske tanpon elastik la lage) ansanm ak pa gen okenn multiblock ki pa valab. invalid_eomb_eoemb li nan rejis rx_err_status (0x60[10:9]). invalid_eomb_eoemb ta dwe "00".
  EMBA.3 Tcheke aliyman liy lan. Yo li valè sa yo nan rejis yo:
  • elastik_buf_over_flow li nan rejis rx_err_status (0x60[20]).
  • elastic_buf_full li nan rejis rx_status6 (0x98).
  • elastic_buf_over_flow ta dwe 0.
  • Valè elastic_buf_full ta dwe egal a 1 ki koresponn ak chak liy.

Kouch Transpò Reseptè (TL)
Pou tcheke entegrite done nan kouran done chaj la atravè reseptè a (RX) JESD204C Intel FPGA IP ak kouch transpò, ADC a configuré pou r.amp/PRBS modèl tès. ADC a tou mete pou opere ak konfigirasyon an menm jan yo mete nan JESD204C Intel FPGA IP la. r aamp/PRBS chèk nan twal la FPGA tcheke r laamp/PRBS done entegrite pou yon minit. RX JESD204C Intel FPGA IP anrejistre rx_err la te vote kontinyèlman pou valè zewo pou yon minit.
Figi ki anba a montre konfigirasyon tès konseptyèl la pou tcheke entegrite done yo.

Figi 3. Tcheke Entegrite Done Sèvi ak Ramp/PRBS15 Checker

JESD204C-Intel-FPGA-IP-ak-ADI-AD9081-MxF- ADC-Rapò-Entèoperabilite-03

Tablo 3. Ka Tès Transpò Kouch

Ka Tès Objektif Deskripsyon Kritè Pase
TL.1 Tcheke kat transpò kouch kanal done lè l sèvi avèk ramp modèl tès la. Data_mode mete sou Ramp_mòd.

Yo li siyal sa yo nan rejis yo:

  • crc_err li nan rx_err_status (0x60[14]).
  •  jrx_patchk_data_error li nan rejis tst_err0.
  • crc_err ta dwe ba pou pase.
  • jrx_patchk_data_error ta dwe ba.
TL.2 Tcheke kat transpò kouch kanal done a lè l sèvi avèk modèl tès PRBS15 la. Data_mode mete sou prbs_mode.

Yo li valè sa yo nan rejis yo:

  • crc_err li nan rx_err_status (0x60[14]).
  • jrx_patchk_data_error li nan rejis tst_err0.
  • crc_err ta dwe ba pou pase.
  • jrx_patchk_data_error ta dwe ba.

JESD204C Intel FPGA IP ak ADC Konfigirasyon
JESD204C Intel FPGA IP paramèt yo (L, M, ak F) nan kesye pyès ki nan konpitè sa a se natif natal sipòte pa aparèy AD9081 la. To done transceiver a, sampling revèy, ak lòt paramèt JESD204C konfòme yo ak kondisyon fonksyònman AD908D1 yo.
Tès kesye pyès ki nan konpitè aplike JESD204C Intel FPGA IP ak konfigirasyon paramèt sa a.

Anviwònman global pou tout konfigirasyon:

  • E = 1
  • CF = 0
  • CS = 0
  • Souklas = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • Revèy Jesyon FPGA (MHz) = 100

Rezilta tès yo
Tablo ki anba la a gen rezilta posib yo ak definisyon yo.

Tablo 4. Definisyon rezilta yo

Rezilta Definisyon
PASE Yo te obsève Aparèy Anba Tès la (DUT) pou montre konpòtman konfòm.
PASE ak kòmantè Yo te obsève DUT a montre konpòtman ki konfòm. Sepandan, gen yon eksplikasyon adisyonèl sou sitiyasyon an (egzanpample: akòz limit tan, sèlman yon pati nan tès la te fèt).
Rezilta Definisyon
FAIL Yo te obsève DUT a montre konpòtman ki pa konfòme.
Avètisman Yo te obsève DUT a montre yon konpòtman ki pa rekòmande.
Gade kòmantè Soti nan obsèvasyon yo, yo pa t 'kapab detèmine yon pas valab oswa echèk. Gen yon eksplikasyon adisyonèl sou sitiyasyon an.

Tablo ki anba la a montre rezilta yo pou ka tès SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ak TL.2 ak valè respektif L, M, F, pousantaj done, s.ampling revèy, revèy lyen, ak frekans SYSREF.

Tablo 5. Rezilta pou ka tès SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ak TL.2

Non. L M F S HD E N NP ADC

Sampling revèy (MHz)

 Revèy aparèy FPGA (MHz) FPGA

Revèy ankadreman (MHz)

 FPGA

Revèy Link (MHz)

 To Lane (Gbps) Rezilta
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 Pase

Kòmantè rezilta tès yo
Nan chak ka tès, RX JESD204C Intel FPGA IP la etabli avèk siksè aliyman header senkronize a, aliyman multiblock pwolonje, ak jiska faz done itilizatè.
Pa gen pwoblèm entegrite done yo obsève pa Ramp ak PRBS checker pou konfigirasyon JESD ki kouvri tout liy fizik yo, tou pa gen okenn chèk redondance siklik (CRC) ak erè parite kòmand yo obsève.
Pandan sèten sik pouvwa, erè deskew liy ka parèt ak konfigirasyon paramèt yo. Pou evite erè sa a, yo ta dwe pwograme valè konpanse LEMC yo oswa ou ka otomatize sa ak pwosedi bale kalibrasyon an. Pou plis enfòmasyon sou valè legal LEMC konpansasyon, al gade nan RBD Tuning Mechanism nan F-mosaïque JESD204C IP Itilizatè Gid.

Enfòmasyon ki gen rapò
Mekanis akor RBD

Rezime
Rapò sa a montre validation JESD204C Intel FPGA IP ak koòdone elektrik PHY ak aparèy AD9081/9082 (R2 Silisyòm) jiska 24.75 Gbps pou ADC. Yo montre konfigirasyon konplè ak konfigirasyon pyès ki nan konpitè pou bay konfyans nan entèoperabilite ak pèfòmans de aparèy yo.

Istwa revizyon dokiman pou AN 927: JESD204C Intel FPGA IP ak ADI AD9081 MxFE* ADC Rapò entèoperabilite pou aparèy Intel Agilex F-Tile

Vèsyon dokiman an Chanjman
2022.04.25 Premye lage.

AN 876: JESD204C Intel® FPGA IP ak ADI AD9081 MxFE* ADC Rapò entèoperabilite pou aparèy Intel® Agilex® F-Tile

Dokiman / Resous

intel JESD204C Intel FPGA IP ak ADI AD9081 MxFE ADC Rapò entèoperabilite [pdfGid Itilizatè
JESD204C Intel FPGA IP ak ADI AD9081 MxFE ADC Entèoperabilite Rapò, JESD204C, Intel FPGA IP ak ADI AD9081 MxFE ADC Entèoperabilite Rapò

Referans

Kite yon kòmantè

Adrès imel ou p ap pibliye. Jaden obligatwa yo make *