JESD204C Intel FPGA IP ja ADI AD9081 MxFE ADC koostalitlusvõime aruanne
Tooteteave
Kasutusjuhendis viidatud toode on JESD204C Intel FPGA IP. See on riistvarakomponent, mida kasutatakse koos Intel Agilex I-seeria F-plaadi demoplaadi ja ADI AD9081-FMCA-EBZ EVM-iga. IP instantseeritakse dupleksrežiimis, kuid kasutatakse ainult vastuvõtja teed. See genereerib 375 MHz lingi ja 375 MHz kaadri kella. ADC koostalitlusvõime testi riistvara seadistus on näidatud joonisel 1. IP nõuab SYSREF-i pakkumist JESD204C Inteli FPGA IP-seadme kella generaatorist.
Toote kasutusjuhised
Riistvara seadistamine
Riistvara seadistamiseks JESD204C Intel FPGA IP kasutamiseks toimige järgmiselt.
- Ühendage ADI AD9081-FMCA-EBZ EVM Intel Agilex I-seeria F-plaadi demoplaadi FMC+ pistikuga.
- Veenduge, et SYSREF-signaali edastaks kellageneraator, mis annab JESD204C Inteli FPGA IP-seadme kella.
Süsteemi kirjeldus
Süsteemitaseme diagramm näitab, kuidas selles konstruktsioonis on erinevad moodulid ühendatud. See sisaldab Intel Agilex-I F-tile demoplaati, Intel Agilexi F-tile seadet, tipptasemel RTL-i, platvormide kujundamise süsteemi, mustrigeneraatorit, mustrite kontrollijat, F-Tile JESD204C dupleksi IP-tuuma ning erinevaid kellasid ja liideseid.
Koostalitluse metoodika
Vastuvõtja andmeside kiht
See testala hõlmab päise sünkroonimise (SHA) ja laiendatud mitmeploki joondamise (EMBA) testjuhtumeid. JESD204C Intel FPGA IP loeb testi ajal andmesidekihist registreid ja kirjutab need logisse files ja kontrollib neid kriteeriumide edastamiseks TCL-skriptide kaudu.
JESD204C Intel® FPGA IP ja ADI AD9081 MxFE* ADC koostalitlusvõime aruanne Intel® Agilex™ F-tile seadmete jaoks
JESD204C Intel® FPGA IP on kiire point-to-point jadaliidese intellektuaalomand (IP).
JESD204C Inteli FPGA IP-d on riistvaraliselt testitud mitme valitud JESD204C-ga ühilduva analoog-digitaalmuunduri (ADC) seadmega.
See aruanne tõstab esile JESD204C Intel FPGA IP koostalitlusvõime ja AD9081 Mixed Signal Front End (MxFE*) hindamismooduli (EVM) firmalt Analog Devices Inc. (ADI). Järgmistes jaotistes kirjeldatakse riistvara kontrollimise metoodikat ja testimise tulemusi.
Seotud teave
F-tile JESD204C Intel FPGA IP kasutusjuhend
Riist- ja tarkvaranõuded
Koostalitlusvõime testimiseks on vaja järgmisi riist- ja tarkvaratööriistu: Riistvara
- Intel Agilex™ I-seeria F-plaadi demoplaat (AGIB027R29A1E2VR0) 12 V toiteadapteriga
- Analoogseadmed (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
- Skywork Si5345-D hindamislaud (Si5345-D-EVB)
- SMA isasest SMP isasele
- SMP isane SMP kaabel
Tarkvara
- Tarkvara Intel Quartus® Prime Pro Edition versioon 21.4
- AD9081_API versioon 1.1.0 või uuem (Linuxi rakendus, vajalik AD9081 EVM-i konfigureerimiseks)
Seotud teave
- AD9081/AD9082 süsteemiarenduse kasutusjuhend
- Skyworks Si5345-D hindamispaneeli kasutusjuhend
Riistvara seadistamine
JESD204C Intel FPGA IP instantseeritakse dupleksrežiimis, kuid kasutatakse ainult vastuvõtja teed. Kui FCLK_MULP = 1, WIDTH_MULP = 8, S = 1, genereerib tuum PLL 375 MHz lingi takti ja 375 MHz kaadri takti.
Intel Agilex I-seeria F-tile demoplaati kasutatakse koos ADI AD9081-FMCA-EBZ EVM-iga, mis on ühendatud arendusplaadi FMC+ pistikuga. ADC koostalitlusvõime testi riistvara seadistus on näidatud joonisel Riistvara häälestus.- • AD9081-FMCA-EBZ EVM saab toite Intel Agilex I-seeria F-plaadi demoplaadilt FMC+ pistiku kaudu.
- F-tile transiiverit ja JESD204C Inteli FPGA IP-tuuma PLL võrdluskellasid tarnib Si5345-D-EVB SMA-SMP kaabli kaudu. Seadke MUX_DIP_SW0 Agilex-I F-Tile demoplaadil kõrgele, et U22 kasutaks SMP-kaabliga ühendatud CLKIN1.
- Si5345-D-EVB annab AD7044 EVM-is olevale HMC9081 programmeeritavale kellageneraatorile võrdluskella SMP-SMP-kaabli kaudu.
- JESD204C Inteli FPGA IP-tuuma halduskella tarnib Silicon Labs Si5332 programmeeritav kellageneraator, mis asub Intel Agilex I-seeria F-plaadi demoplaadil.
- Programmeeritav kellageneraator HMC7044 pakub AD9081 seadme võrdluskella. AD9081 seadmes olev faasilukuga silmus (PLL) genereerib soovitud ADC-dampling clock seadme võrdluskellast.
- Alamklassi 1 puhul genereerib HMC7044 kellageneraator SYSREF signaali AD9081 seadmele ja JESD204C Intel FPGA IP jaoks läbi FMC+ pistiku.
Eite: Intel soovitab SYSREF-i varustada kellageneraatoriga, mis toodab JESD204C Inteli FPGA IP-seadme kella.
Süsteemi kirjeldus
Järgmine süsteemitaseme diagramm näitab, kuidas erinevad moodulid on selles konstruktsioonis ühendatud.
Joonis 2. Süsteemi skeem 
Märkmed:
- M on muundurite arv.
- S on edastatud s-ide arvampvähem konverteri kohta kaadri kohta.
- WIDTH_MULP on andmelaiuse kordaja rakenduskihi ja transpordikihi vahel.
- N on teisendusbittide arv konverteri kohta.
- CS on juhtbittide arv konversiooni sekundi kohtaampvähem.
Selles seadistuses ntample L = 8, M = 4 ja F = 1, on transiiveri radade andmeedastuskiirus 24.75 Gbps.
Si5332 OUT1 genereerib 100 MHz kella kuni mgmt_clk. Si5345-D-EVB genereerib kahte taktsagedust, 375 MHz ja 100 MHz. 375 MHz tarnitakse Intel Agilex I-seeria F-plaadi demoplaadi sisseehitatud multiplekserile läbi J19 SMA pordi. Sisseehitatud multiplekseri väljundkell juhib F-tile transiiveri võrdluskella (refclk_xcvr) ja JESD204C Inteli FPGA IP-tuuma PLL võrdluskella (refclk_core). 100 MHz Si5345-D-EVB-st on ühendatud HMC7044 programmeeritava kella generaatoriga, mis on AD9081 EVM-is kellasisendina
(EXT_HMCREF).
HCM7044 genereerib FMC-pistiku kaudu perioodilise SYSREF-signaali sagedusega 11.71875 MHz.
JESD204C Intel FPGA IP instantseeritakse dupleksrežiimis, kuid kasutatakse ainult vastuvõtja teed.
Koostalitluse metoodika
Järgmises jaotises kirjeldatakse testi eesmärke, protseduuri ja läbimise kriteeriume. Test hõlmab järgmisi valdkondi:
- Vastuvõtja andmeside kiht
- Vastuvõtja transpordikiht
Vastuvõtja andmeside kiht
See testala hõlmab päise sünkroonimise (SHA) ja laiendatud mitmeploki joondamise (EMBA) testjuhtumeid.
Lingi käivitamisel ja pärast vastuvõtja lähtestamist hakkab JESD204C Intel FPGA IP otsima seadme poolt edastatavat sünkroonimispäise voogu. Testi käigus loetakse andmesidekihist järgmised registrid, mis kirjutatakse logisse files ja kontrollitud kriteeriumide edastamiseks TCL-skriptide kaudu.
Seotud teave
F-tile JESD204C Intel FPGA IP kasutusjuhend
Sünkrooni päise joondus (SHA)
Tabel 1. Sünkroonimise päise joondamise katsejuhtumid
| Testjuhtum | Eesmärk | Kirjeldus | Läbimise kriteeriumid |
| SHA.1 | Kontrollige, kas sünkroonimise päise lukk on pärast lähtestamisjärjestuse lõpetamist kinnitatud. | Registritest loetakse järgmisi signaale:
|
|
| SHA.2 | Kontrollige sünkroonimispäise lukustuse olekut pärast päise sünkroonimise lukustuse saavutamist (või laiendatud mitme ploki joondamise faasi ajal) ja stabiilset olekut. | invalid_sync_header loetakse sünkroonimispäise lukustuse oleku jaoks registrist (0x60[8]). | invalid_sync_header olek peaks olema 0. |
Laiendatud mitmeplokiline joondus (EMBA)
Tabel 2. Laiendatud mitmeplokilise joonduse katsejuhtumid
| Testjuhtum | Eesmärk | Kirjeldus | Läbimise kriteeriumid | |||||
| EMBA.1 | Kontrollige, kas laiendatud mitmeploki lukk rakendub alles pärast päise sünkroonimise luku kinnitamist. | Registrite kaudu loetakse järgmisi signaale: |
|
|||||
| Testjuhtum | Eesmärk | Kirjeldus | Läbimise kriteeriumid | |||||
|
||||||||
| EMBA.2 | Kontrollige, kas laiendatud mitmeplokiluku olek on stabiilne (pärast laiendatud mitmeplokilist lukustamist või kuni elastse puhvri vabastamiseni) ilma kehtetute mitmikplokkideta. | invalid_eomb_eoemb loetakse registrist rx_err_status (0x60[10:9]). | invalid_eomb_eoemb peaks olema "00". | |||||
| EMBA.3 | Kontrollige sõiduradade joondust. | Registritest loetakse järgmised väärtused:
|
|
|||||
Vastuvõtja transpordikiht (TL)
Vastuvõtja (RX) JESD204C Intel FPGA IP ja transpordikihi kaudu toimuva kasuliku koormuse andmevoo andmete terviklikkuse kontrollimiseks on ADC konfigureeritudamp/PRBS testi muster. ADC on samuti seadistatud töötama sama konfiguratsiooniga, mis on seadistatud JESD204C Intel FPGA IP-le. Ramp/PRBS-i kontrollija FPGA-kangas kontrollib r-iamp/PRBS andmete terviklikkus üheks minutiks. RX JESD204C Inteli FPGA IP-registrist rx_err küsitakse ühe minuti jooksul pidevalt nullväärtust.
Alloleval joonisel on näidatud andmete terviklikkuse kontrollimise kontseptuaalne testiseadistus.
Joonis 3. Andmete terviklikkuse kontroll R-i abilamp/PRBS15 kontrollija
Tabel 3. Transpordikihi testimise juhtumid
| Testjuhtum | Eesmärk | Kirjeldus | Läbimise kriteeriumid |
| TL.1 | Kontrollige andmekanali transpordikihi kaardistamist r-i abilamp testi muster. | Data_mode on seatud väärtusele Ramp_režiim.
Registrite kaudu loetakse järgmisi signaale:
|
|
| TL.2 | Kontrollige andmekanali transpordikihi kaardistamist PRBS15 testmustri abil. | Data_mode on seatud väärtusele prbs_mode.
Registritest loetakse järgmised väärtused:
|
|
JESD204C Intel FPGA IP ja ADC konfiguratsioonid
JESD204C Inteli FPGA IP-parameetreid (L, M ja F) selles riistvarakassas toetab AD9081 seade. Transiiveri andmeedastuskiirus, sampling clock ja muud JESD204C parameetrid vastavad AD908D1 töötingimustele.
Riistvara kontrollimise testimine rakendab JESD204C Intel FPGA IP-d järgmise parameetrikonfiguratsiooniga.
Globaalne seadistus kogu konfiguratsiooni jaoks:
- E = 1
- CF = 0
- CS = 0
- Alamklass = 1
- FCLK_MULP = 1
- WIDTH_MULP = 8
- SH_CONFIG = CRC-12
- FPGA halduskell (MHz) = 100
Testi tulemused
Järgmine tabel sisaldab võimalikke tulemusi ja nende määratlusi.
Tabel 4. Tulemuste määratlus
| Tulemus | Definitsioon |
| LÄBI | Täheldati, et testitav seade (DUT) käitus vastavalt. |
| LÄBI koos kommentaaridega | Täheldati, et DUT-il oli vastav käitumine. Siiski on lisatud olukorra täiendav selgitus (ntample: ajapiirangute tõttu viidi läbi ainult osa testimisest). |
| Tulemus | Definitsioon |
| EBAÕNNESTUS | Täheldati, et DUT käitus mittevastavalt. |
| Hoiatus | Täheldati, et DUT-i käitumine ei ole soovitatav. |
| Vaadake kommentaare | Vaatluste põhjal ei olnud võimalik kindlaks teha, kas see on õige või mitte. Lisatud on olukorra täiendav selgitus. |
Järgmises tabelis on näidatud testjuhtumite SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ja TL.2 tulemused vastavate väärtustega L, M, F, andmeedastuskiirus, sampling clock, link clock ja SYSREF sagedused.
Tabel 5. Testjuhtumite SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1 ja TL.2 tulemused
| Ei. | L | M | F | S | HD | E | N | NP | ADC
Samplingi kell (MHz) |
FPGA seadme kell (MHz) | FPGA
Kaadrikell (MHz) |
FPGA
Linki kell (MHz) |
Sõidurea kiirus (Gbps) | Tulemus |
| 1 | 8 | 4 | 1 | 1 | 0 | 1 | 16 | 16 | 3000.00 | 375.00 | 375.00 | 375.00 | 24.75 | Läbida |
Testi tulemuste kommentaarid
Igal katsejuhul loob RX JESD204C Intel FPGA IP edukalt sünkroonimispäise joonduse, laiendatud mitmeploki joonduse ja kuni kasutajaandmete faasini.
R ei tähelda andmete terviklikkuse probleemiamp ja PRBS-i kontrollija JESD-konfiguratsioonide jaoks, mis hõlmavad kõiki füüsilisi sõiduradasid, samuti ei täheldata tsüklilist koondamise kontrolli (CRC) ega käsupaarsuse viga.
Teatud toitetsüklite ajal võib parameetrite konfiguratsioonides ilmneda sõiduraja kallutamise tõrge. Selle vea vältimiseks tuleks LEMC nihke väärtused programmeerida või saate selle automatiseerida kalibreerimisprotseduuriga. Lisateavet LEMC nihke juriidiliste väärtuste kohta leiate jaotisest RBD häälestusmehhanism F-tile JESD204C IP kasutusjuhendis.
Seotud teave
RBD häälestusmehhanism
Kokkuvõte
See aruanne näitab JESD204C Intel FPGA IP ja PHY elektriliidese valideerimist seadmega AD9081/9082 (R2 Silicon) kuni 24.75 Gbps ADC jaoks. Täielik konfiguratsioon ja riistvara seadistus annavad kindlustunde kahe seadme koostalitlusvõime ja jõudluse suhtes.
Dokumenteerige AN 927 versioonide ajalugu: JESD204C Intel FPGA IP ja ADI AD9081 MxFE* ADC koostalitlusvõime aruanne Intel Agilexi F-tile seadmete jaoks
| Dokumendi versioon | Muudatused |
| 2022.04.25 | Esialgne vabastamine. |
AN 876: JESD204C Intel® FPGA IP ja ADI AD9081 MxFE* ADC koostalitlusvõime aruanne Intel® Agilex® F-Tile seadmete jaoks
Dokumendid / Ressursid
 |
intel JESD204C Intel FPGA IP ja ADI AD9081 MxFE ADC koostalitlusvõime aruanne [pdfKasutusjuhend JESD204C Intel FPGA IP ja ADI AD9081 MxFE ADC koostalitlusvõime aruanne, JESD204C, Intel FPGA IP ja ADI AD9081 MxFE ADC koostalitlusvõime aruanne |