Mga sulod itago
1 JESD204C Intel FPGA IP ug ADI AD9081 MxFE ADC Interoperability Report
2 Impormasyon sa Produkto
3 Mga Instruksyon sa Paggamit sa Produkto
4 JESD204C Intel® FPGA IP ug ADI AD9081 MxFE* ADC Interoperability Report alang sa Intel® Agilex™ F-tile Devices
4.1 Deskripsyon sa Sistema
5 Mga Dokumento / Mga Kapanguhaan
5.1 Mga pakisayran

INTEL-LOGO

JESD204C Intel FPGA IP ug ADI AD9081 MxFE ADC Interoperability Report

JESD204C-Intel-FPGA-IP-ug-ADI-AD9081-MxF- ADC-Interoperability-Report-PRODUCT-IMAGE

Impormasyon sa Produkto

Ang produkto nga gitumong sa user manual mao ang JESD204C Intel FPGA IP. Kini usa ka sangkap sa hardware nga gigamit kauban ang Intel Agilex I-Series F-Tile Demo Board ug ang ADI AD9081-FMCA-EBZ EVM. Ang IP gi-instantiate sa Duplex mode apan ang agianan sa tigdawat ra ang gigamit. Naghimo kini og 375 MHz link clock ug 375 MHz frame clock. Ang hardware setup alang sa ADC interoperability test gipakita sa Figure 1. Ang IP nagkinahanglan sa SYSREF nga ihatag sa clock generator nga maoy tinubdan sa JESD204C Intel FPGA IP device clock.

Mga Instruksyon sa Paggamit sa Produkto

Pag-setup sa Hardware
Aron ma-set up ang hardware para sa paggamit sa JESD204C Intel FPGA IP, sunda kini nga mga lakang:

  1. Ikonektar ang ADI AD9081-FMCA-EBZ EVM sa FMC+ connector sa Intel Agilex I-Series F-Tile Demo Board.
  2. Siguruha nga ang signal sa SYSREF gihatag sa generator sa orasan nga gigikanan sa JESD204C Intel FPGA IP device nga orasan.

Deskripsyon sa Sistema
Ang diagram sa lebel sa sistema nagpakita kung giunsa ang lainlaing mga module konektado sa kini nga disenyo. Naglakip kini sa Intel Agilex-I F-tile Demo Board, Intel Agilex F-tile Device, Top-Level RTL, Platform Designer System, Pattern Generator, Pattern Checker, F-Tile JESD204C Duplex IP Core, ug lain-laing mga orasan ug interface.

Interoperability Methodology
Layer sa Link sa Receiver Data
Kini nga lugar sa pagsulay naglangkob sa mga kaso sa pagsulay alang sa sync header alignment (SHA) ug gipalawig nga multiblock alignment (EMBA). Ang JESD204C Intel FPGA IP nagbasa sa mga rehistro gikan sa data link layer sa panahon sa pagsulay, gisulat kini sa log files, ug pamatud-an kini alang sa pagpasa sa mga criteria pinaagi sa TCL scripts.

JESD204C Intel® FPGA IP ug ADI AD9081 MxFE* ADC Interoperability Report alang sa Intel® Agilex™ F-tile Devices

Ang JESD204C Intel® FPGA IP usa ka high-speed point-to-point serial interface nga intellectual property (IP).
Ang JESD204C Intel FPGA IP nasulayan na sa hardware gamit ang pipila ka pinili nga JESD204C compliant analog-to-digital converter (ADC) device.
Kini nga taho nagpasiugda sa interoperability sa JESD204C Intel FPGA IP uban sa AD9081 Mixed Signal Front End (MxFE*) evaluation module (EVM) gikan sa Analog Devices Inc. (ADI). Ang mosunod nga mga seksyon naghulagway sa hardware checkout nga pamaagi ug mga resulta sa pagsulay.

May Kalabutan nga Impormasyon
F-tile JESD204C Intel FPGA IP Giya sa Gumagamit

Mga Kinahanglanon sa Hardware ug Software
Ang interoperability test nagkinahanglan sa mosunod nga hardware ug software tools: Hardware

  • Intel Agilex™ I-Series F-tile Demo Board (AGIB027R29A1E2VR0) nga adunay 12V power adapter
  • Analog Devices (ADI) AD9081 MxFE* EVM (AD9081-FMCA-EBZ, Rev C)
  • Skywork Si5345-D Evaluation Board (Si5345-D-EVB)
  • SMA nga lalaki ngadto sa SMP nga lalaki
  • SMP laki sa SMP cable

Software

  • Intel Quartus® Prime Pro Edition software nga bersyon 21.4
  • AD9081_API nga bersyon 1.1.0 o mas bag-o (Linux application, gikinahanglan alang sa AD9081 EVM configuration)

May Kalabutan nga Impormasyon

  • AD9081/AD9082 System Development User Guide
  • Giya sa Gumagamit sa Skyworks Si5345-D Evaluation Board

Pag-setup sa Hardware
Ang JESD204C Intel FPGA IP gi-instantiate sa Duplex mode pero ang receiver path lang ang gigamit. Para sa FCLK_MULP =1, WIDTH_MULP = 8, S = 1, ang kinauyokan nga PLL nagmugna og 375 MHz link clock ug 375 MHz frame clock.
Ang Intel Agilex I-Series F-Tile Demo Board gigamit sa ADI AD9081-FMCA-EBZ EVM nga konektado sa FMC+ connector sa development board. Ang hardware setup alang sa ADC interoperability test gipakita sa Hardware Setup numero.- • Ang AD9081-FMCA-EBZ EVM nagkuha gahum gikan sa Intel Agilex I-Series F-Tile Demo Board pinaagi sa FMC + connector.

  • Ang F-tile transceiver ug JESD204C Intel FPGA IP core PLL reference clocks gihatag sa Si5345-D-EVB pinaagi sa SMA ngadto sa SMP cable. Ibutang ang MUX_DIP_SW0 sa taas sa Agilex-I F-Tile Demo Board aron masiguro nga ang U22 nagkuha sa CLKIN1 nga konektado sa SMP cable.
  • Ang Si5345-D-EVB naghatag usa ka reperensya nga orasan sa HMC7044 programmable clock generator nga naa sa AD9081 EVM pinaagi sa SMP hangtod SMP cable.
  • Ang orasan sa pagdumala alang sa JESD204C Intel FPGA IP core gihatag sa Silicon Labs Si5332 programmable clock generator nga naa sa Intel Agilex I-Series F-tile Demo Board.
  • Ang HMC7044 programmable clock generator naghatag sa AD9081 device reference clock. Ang phase-locked loop (PLL) nga anaa sa AD9081 device makamugna sa gitinguha nga ADC sampling nga orasan gikan sa reperensya nga orasan sa aparato.
  • Para sa Subclass 1, ang HMC7044 clock generator nagmugna sa SYSREF signal para sa AD9081 device ug para sa JESD204C Intel FPGA IP pinaagi sa FMC+ connector.

Dilite: Girekomenda sa Intel ang SYSREF nga ihatag sa generator sa orasan nga gigikanan sa JESD204C Intel FPGA IP device nga orasan.

JESD204C-Intel-FPGA-IP-ug-ADI-AD9081-MxF- ADC-Interoperability-Report-01

Deskripsyon sa Sistema

Ang mosunud nga diagram sa lebel sa sistema nagpakita kung giunsa ang lainlaing mga module konektado sa kini nga disenyo.

Hulagway 2. Diagram sa Sistema JESD204C-Intel-FPGA-IP-ug-ADI-AD9081-MxF- ADC-Interoperability-Report-02

Mga nota:

  1. M mao ang gidaghanon sa mga converter.
  2. Ang S mao ang gidaghanon sa gipasa nga samples kada converter kada frame.
  3. Ang WIDTH_MULP mao ang data width multiplier tali sa application layer ug transport layer.
  4. Ang N mao ang gidaghanon sa mga bits sa pagkakabig matag converter.
  5. Ang CS mao ang gidaghanon sa control bits kada conversion samples.

Sa kini nga setup, alang sa example L = 8, M = 4, ug F = 1, ang data rate sa transceiver lane mao ang 24.75 Gbps.
Ang Si5332 OUT1 makamugna og 100 MHz nga orasan ngadto sa mgmt_clk. Ang Si5345-D-EVB nagmugna og duha ka frequency sa orasan, 375 MHz ug 100 MHz. Ang 375 MHz gihatag sa naka-embed nga multiplexer sa Intel Agilex I-Series F-tile Demo Board pinaagi sa J19 SMA port. Ang output clock sa embedded multiplexer nagmaneho sa F-tile transceiver reference clock (refclk_xcvr) ug JESD204C Intel FPGA IP core PLL reference clock (refclk_core). Ang 100 MHz gikan sa Si5345-D-EVB konektado sa HMC7044 programmable clock generator nga anaa sa AD9081 EVM isip input sa orasan
(EXT_HMCREF).

Ang HCM7044 nagmugna ug periodic SYSREF signal sa 11.71875 MHz pinaagi sa FMC Connector.
Ang JESD204C Intel FPGA IP gi-instantiate sa Duplex mode pero ang receiver path lang ang gigamit.

Interoperability Methodology
Ang mosunod nga seksyon naghulagway sa mga tumong sa pagsulay, pamaagi, ug ang mga sukdanan sa pagpasa. Ang pagsulay naglangkob sa mosunod nga mga bahin:

  • Receiver data link layer
  • Receiver transport layer

Layer sa Link sa Receiver Data
Kini nga lugar sa pagsulay naglangkob sa mga kaso sa pagsulay alang sa sync header alignment (SHA) ug gipalawig nga multiblock alignment (EMBA).
Sa pagsugod sa link, pagkahuman sa pag-reset sa receiver, ang JESD204C Intel FPGA IP magsugod sa pagpangita sa sync header stream nga gipasa sa device. Ang mosunod nga mga rehistro gikan sa data link layer gibasa sa panahon sa pagsulay, gisulat sa log files, ug gipamatud-an alang sa pagpasa sa mga criteria pinaagi sa TCL scripts.

May Kalabutan nga Impormasyon
F-tile JESD204C Intel FPGA IP Giya sa Gumagamit

Pag-sync sa Header Alignment (SHA)
Talaan 1. Pag-sync sa Header Alignment Test Cases

Test Case Tumong Deskripsyon Mga Pamantayan sa Pagpasar
SHA.1 Susiha kon ang Sync Header Lock gipahayag human sa pagkompleto sa reset sequence. Ang mosunod nga mga signal gibasa gikan sa mga rehistro:
  • Ang CDR_Lock gibasa gikan sa rx_status3 (0x8C) nga rehistro.
  • Ang SH_Locked gibasa gikan sa rx_status4 (0x90) nga rehistro.
  • Ang jrx_sh_err_status gibasa gikan sa rx_err_status (0x60) nga rehistro.
  • Ang CDR_Lock ug SH_LOCK kinahanglan nga ipahayag sa taas nga katumbas sa gidaghanon sa mga lane.
  • Ang jrx_sh_err_status kinahanglan nga
  •  Ang gamay nga field sa jrx_sh_err_status nagsusi sa sh_unlock_err, rx_gb_overflow_err, rx_gb_underflow_err, invalid_sync_header, src_rx_alarm, syspll_lock_err, ug cdr_locked_err.
SHA.2 Susiha ang status sa Sync Header Lock pagkahuman makab-ot ang lock sa header sa pag-sync (o sa panahon sa Extended Multi-Block Alignment phase) ug stable. invalid_sync_header kay gibasa para sa Sync Header lock status gikan sa rehistro (0x60[8]). invalid_sync_header status kinahanglan nga 0.

Extended Multiblock Alignment (EMBA)

Table 2. Extended Multiblock Alignment Test Cases

Test Case Tumong Deskripsyon Mga Pamantayan sa Pagpasar  
EMBA.1 Susiha kung ang Extended Multiblock Lock gipahayag lamang pagkahuman sa pagpahayag sa Sync Header Lock. Ang mosunod nga mga signal gibasa pinaagi sa mga rehistro:
  • Ang EMB_Locked_1 nga kantidad kinahanglan nga katumbas sa 1 nga katumbas sa matag lane. Ang EMB_Lock_err kinahanglan nga 0.
  
 
  Test Case Tumong Deskripsyon Mga Pamantayan sa Pagpasar
     
  • Ang EMB_Locked_1 gibasa gikan sa rx_status5 (0x94) nga rehistro.
  • Ang EMB_Lock_err gibasa gikan sa rx_err_status (0x60[19]) nga rehistro.
  
  EMBA.2 Susiha kon lig-on ba ang status sa Extended Multiblock Lock (human sa gipalugway nga multiblock lock o hangtod nga mapagawas ang elastic buffer) uban ang walay invalid nga multiblock. Ang invalid_eomb_eoemb gibasa gikan sa rx_err_status (0x60[10:9]) nga rehistro. invalid_eomb_eoemb kinahanglan nga "00".
  EMBA.3 Susiha ang pag-align sa lane. Ang mosunod nga mga bili gibasa gikan sa mga rehistro:
  • Ang elastic_buf_over_flow gibasa gikan sa rx_err_status (0x60[20]) nga rehistro.
  • Ang elastic_buf_full gibasa gikan sa rx_status6 (0x98) nga rehistro.
  • elastic_buf_over_flow kinahanglan nga 0.
  • Ang elastic_buf_full nga kantidad kinahanglan nga katumbas sa 1 nga katumbas sa matag lane.

Tigdawat Transport Layer (TL)
Aron masusi ang integridad sa datos sa payload data stream pinaagi sa receiver (RX) JESD204C Intel FPGA IP ug transport layer, ang ADC gi-configure sa ramp/PRBS nga sumbanan sa pagsulay. Ang ADC gitakda usab sa pag-operate sa parehas nga configuration sama sa gitakda sa JESD204C Intel FPGA IP. Ang ramp/PRBS checker sa FPGA nga panapton nagsusi sa ramp/PRBS data integrity sulod sa usa ka minuto. Ang RX JESD204C Intel FPGA IP register rx_err padayon nga gisurbi para sa zero value sulod sa usa ka minuto.
Ang numero sa ubos nagpakita sa konsepto nga pag-setup sa pagsulay alang sa pagsusi sa integridad sa datos.

Figure 3. Pagsusi sa Integridad sa Data Gamit ang Ramp/PRBS15 Checker

JESD204C-Intel-FPGA-IP-ug-ADI-AD9081-MxF- ADC-Interoperability-Report-03

Talaan 3. Transport Layer Test Cases

Test Case Tumong Deskripsyon Mga Pamantayan sa Pagpasar
TL.1 Susiha ang transport layer mapping sa data channel gamit ang ramp sumbanan sa pagsulay. Ang Data_mode gitakda sa Ramp_mode.

Ang mosunod nga mga signal gibasa pinaagi sa mga rehistro:

  • Ang crc_err gibasa gikan sa rx_err_status (0x60[14]).
  •  Ang jrx_patchk_data_error gibasa gikan sa tst_err0 register.
  • Ang crc_err kinahanglan nga ubos aron makapasar.
  • Ang jrx_patchk_data_error kinahanglan nga ubos.
TL.2 Susiha ang transport layer mapping sa data channel gamit ang PRBS15 test pattern. Ang data_mode gitakda sa prbs_mode.

Ang mosunod nga mga bili gibasa gikan sa mga rehistro:

  • Ang crc_err gibasa gikan sa rx_err_status (0x60[14]).
  • Ang jrx_patchk_data_error gibasa gikan sa tst_err0 register.
  • Ang crc_err kinahanglan nga ubos aron makapasar.
  • Ang jrx_patchk_data_error kinahanglan nga ubos.

JESD204C Intel FPGA IP ug ADC Configurations
Ang JESD204C Intel FPGA IP parameters (L, M, ug F) niining hardware checkout kay native nga gisuportahan sa AD9081 device. Ang transceiver data rate, sampling clock, ug uban pang mga parameter sa JESD204C nagsunod sa AD908D1 nga mga kondisyon sa operasyon.
Ang hardware checkout testing nagpatuman sa JESD204C Intel FPGA IP nga adunay mosunod nga parameter configuration.

Global setting para sa tanan nga configuration:

  • E = 1
  • CF = 0
  • CS = 0
  • Subklase = 1
  • FCLK_MULP = 1
  • WIDTH_MULP = 8
  • SH_CONFIG = CRC-12
  • FPGA Management Clock (MHz) = 100

Mga Resulta sa Pagsulay
Ang mosunod nga talaan naglangkob sa posible nga mga resulta ug sa ilang kahulugan.

Talaan 4. Kahulugan sa Resulta

Resulta Kahubitan
PASS Ang Device Under Test (DUT) naobserbahan nga nagpakita sa conformant nga kinaiya.
PASS sa mga komento Ang DUT naobserbahan nga nagpakita sa conformant nga kinaiya. Bisan pa, ang usa ka dugang nga katin-awan sa sitwasyon gilakip (example: tungod sa mga limitasyon sa oras, usa lamang ka bahin sa pagsulay ang gihimo).
Resulta Kahubitan
PAKYAS Ang DUT naobserbahan nga nagpakita sa dili uyon nga pamatasan.
Pasidaan Ang DUT naobserbahan nga nagpakita sa pamatasan nga dili girekomenda.
Tan-awa ang mga komento Gikan sa mga obserbasyon, ang usa ka balido nga pagpasa o pagkapakyas dili matino. Usa ka dugang nga katin-awan sa kahimtang gilakip.

Ang mosunod nga talaan nagpakita sa mga resulta sa mga kaso sa pagsulay SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ug TL.2 nga adunay tagsa-tagsa nga mga bili sa L, M, F, rate sa datos, sampling clock, link clock, ug SYSREF frequency.

Talaan 5. Resulta para sa Mga Kaso sa Pagsulay SHA.1, SHA.2, EMBA.1, EMBA.2, EMBA.3, TL.1, ug TL.2

Dili. L M F S HD E N NP ADC

Sampling Clock (MHz)

 FPGA Device Clock (MHz) FPGA

Frame Clock (MHz)

 FPGA

Link Clock (MHz)

 Rate sa Lane (Gbps) Resulta
1 8 4 1 1 0 1 16 16 3000.00 375.00 375.00 375.00 24.75 Pass

Mga Komento sa Resulta sa Pagsulay
Sa matag test case, ang RX JESD204C Intel FPGA IP malampusong nagtukod sa sync header alignment, extended multiblock alignment, ug hangtod sa user data phase.
Walay isyu sa integridad sa datos nga naobserbahan sa Ramp ug PRBS checker para sa JESD configurations nga naglangkob sa tanang physical lanes, walay cyclic redundancy check (CRC) ug command parity error nga naobserbahan.
Atol sa pipila ka mga siklo sa kuryente, ang lane deskew error mahimong makita uban sa mga configuration sa parameter. Aron malikayan kini nga kasaypanan, ang LEMC offset values ​​kinahanglang maprograma o mahimo nimo kining i-automate gamit ang calibration sweep procedure. Para sa dugang nga impormasyon sa legal nga bili sa LEMC offset, tan-awa ang RBD Tuning Mechanism sa F-tile JESD204C IP User Guide.

May Kalabutan nga Impormasyon
RBD Tuning Mekanismo

Summary
Kini nga report nagpakita sa validation sa JESD204C Intel FPGA IP ug PHY electrical interface uban sa AD9081/9082 (R2 Silicon) device hangtod sa 24.75 Gbps para sa ADC. Ang kompleto nga configuration ug hardware setup gipakita aron makahatag og pagsalig sa interoperability ug performance sa duha ka device.

Kasaysayan sa Pagbag-o sa Dokumento para sa AN 927: JESD204C Intel FPGA IP ug ADI AD9081 MxFE* ADC Interoperability Report para sa Intel Agilex F-Tile Devices

Bersyon sa Dokumento Mga kausaban
2022.04.25 Inisyal nga pagpagawas.

AN 876: JESD204C Intel® FPGA IP ug ADI AD9081 MxFE* ADC Interoperability Report para sa Intel® Agilex® F-Tile Devices

Mga Dokumento / Mga Kapanguhaan

intel JESD204C Intel FPGA IP ug ADI AD9081 MxFE ADC Interoperability Report [pdf] Giya sa Gumagamit
JESD204C Intel FPGA IP ug ADI AD9081 MxFE ADC Interoperability Report, JESD204C, Intel FPGA IP ug ADI AD9081 MxFE ADC Interoperability Report

Mga pakisayran

Pagbilin ug komento

Ang imong email address dili mamantala. Ang gikinahanglan nga mga natad gimarkahan *