محتويات يخفي
1 إنتل معرف الشريحة FPGA IP النوى
2 معلومات ذات صلة
3 دعم الجهاز
4 معرف الشريحة Intel Stratix 10 FPGA IP Core
5 الموانئ
6 الوصول إلى معرف الشريحة Intel Stratix 10 FPGA IP من خلال Signal Tap
6.1 إعادة تعيين معرف الشريحة Intel Stratix 10 FPGA IP Core
6.2 معلومات ذات صلة
6.3 الوصول إلى معرف الشريحة الفريد Intel Arria 10 FPGA IP ومعرف الشريحة الفريد Intel Cyclone 10 GX FPGA IP من خلال Signal Tap
6.4 إعادة تعيين معرف الشريحة Intel FPGA IP Core
6.5 معرف الشريحة Intel FPGA IP Cores أرشيف دليل المستخدم
7 سجل مراجعة المستند لدليل مستخدم Intel FPGA IP Cores لمعرف الشريحة
8 المستندات / الموارد
8.1 مراجع
9 منشورات ذات صلة

إنتل شعار

إنتل معرف الشريحة FPGA IP النوى

Intel-Chip-ID-FPGA-IP-Cores-PRODUCT

يتمتع كل معالج Intel® FPGA مدعوم بمعرف شريحة 64 بت فريد. تتيح لك نوى Intel FPGA IP معرف الشريحة قراءة معرف الشريحة هذا للتعرف على الجهاز.

معلومات ذات صلة

  • مقدمة إلى Intel FPGA IP Cores
    • يوفر معلومات عامة حول جميع نوى Intel FPGA IP ، بما في ذلك تحديد المعلمات وتوليدها وترقيتها ومحاكاتها.
  • إنشاء برنامج نصي لإعداد المحاكاة المدمجة
    • قم بإنشاء نصوص محاكاة لا تتطلب تحديثات يدوية للبرامج أو ترقيات إصدار IP.

دعم الجهاز

النوى IP الأجهزة المدعومة
معرف الشريحة Intel Stratix® 10 FPGA IP core إنتل ستراتكس 10
معرف الشريحة الفريد Intel Arria® 10 FPGA IP core إنتل آريا 10
معرف الشريحة الفريد Intel Cyclone® 10 GX FPGA IP core Intel Cyclone 10 GX
معرف الشريحة الفريد Intel MAX® 10 FPGA IP إنتل ماكس 10
معرف الشريحة الفريد Intel FPGA IP core ستراتيكس V أريا V إعصار V

معلومات ذات صلة

  • معرف الشريحة الفريد Intel MAX 10 FPGA IP Core

معرف الشريحة Intel Stratix 10 FPGA IP Core

  • يصف هذا القسم معرف الشريحة Intel Stratix 10 FPGA IP core.

الوصف الوظيفي

تبدأ إشارة data_valid منخفضة في الحالة الأولية حيث لا تتم قراءة أي بيانات من الجهاز. بعد تغذية نبض من الأعلى إلى المنخفض إلى منفذ الإدخال readid، يقرأ Chip ID Intel Stratix 10 FPGA IP معرف الشريحة الفريد. بعد القراءة، يؤكد قلب IP على إشارة data_valid للإشارة إلى أن قيمة معرف الشريحة الفريدة في منفذ الإخراج جاهزة للاسترجاع. تتكرر العملية فقط عند إعادة ضبط IP الأساسي. يحتفظ منفذ الإخراج chip_id[63:0] بقيمة معرف الشريحة الفريد حتى تقوم بإعادة تكوين الجهاز أو إعادة ضبط IP الأساسي.

ملحوظة: لا يمكنك محاكاة نواة IP لمعرف الشريحة لأن نواة IP تتلقى الاستجابة على بيانات معرف الشريحة من SDM. للتحقق من صحة عنوان IP الأساسي، توصي Intel بإجراء تقييم للأجهزة.

الموانئ

الشكل 1: معرف الشريحة Intel Stratix 10 FPGA IP Core Ports

إنتل-رقاقة-ID-FPGA-IP-النوى-FIG-1

الجدول 2: وصف معرف الشريحة Intel Stratix 10 FPGA IP Core Ports

ميناء إدخال/إخراج الحجم (بت) وصف
كلكين مدخل 1 يغذي إشارة الساعة إلى كتلة معرف الشريحة. الحد الأقصى للتردد المدعوم يعادل ساعة النظام لديك.
إعادة ضبط مدخل 1 إعادة الضبط المتزامن الذي يعيد ضبط IP الأساسي.

لإعادة ضبط قلب IP، تأكد من أن إشارة إعادة الضبط عالية لمدة 10 دورات clkin على الأقل.
data_valid الناتج 1 يشير إلى أن معرف الشريحة الفريد جاهز للاسترجاع. إذا كانت الإشارة منخفضة، يكون مركز IP في الحالة الأولية أو قيد التقدم لتحميل البيانات من معرف المصهر. بعد أن يؤكد قلب IP الإشارة، تصبح البيانات جاهزة للاسترجاع عند منفذ الإخراج chip_id[63..0].
chip_id الناتج 64 يشير إلى معرف الشريحة الفريد وفقًا لموقع معرف المصهر الخاص بها. تكون البيانات صالحة فقط بعد أن يؤكد قلب IP على إشارة data_valid.

تتم إعادة تعيين القيمة عند تشغيل الطاقة إلى 0.

يحتفظ منفذ الإخراج chip_id [63:0] بقيمة معرف الشريحة الفريد حتى تقوم بإعادة تكوين الجهاز أو إعادة ضبط IP الأساسي.
readid مدخل 1 يتم استخدام إشارة readid لقراءة قيمة المعرف من الجهاز. في كل مرة تتغير فيها قيمة الإشارة من 1 إلى 0، يقوم قلب IP بتشغيل عملية معرف القراءة.

يجب عليك قيادة الإشارة إلى 0 عند عدم استخدامها. لبدء عملية معرف القراءة، قم بقيادة الإشارة إلى أعلى لمدة 3 دورات على مدار الساعة على الأقل، ثم اسحبها إلى مستوى منخفض. يبدأ قلب IP في قراءة قيمة معرف الشريحة.

الوصول إلى معرف الشريحة Intel Stratix 10 FPGA IP من خلال Signal Tap

عندما تقوم بتبديل إشارة readid، يبدأ معرّف الشريحة Intel Stratix 10 FPGA IP core بقراءة معرّف الشريحة من جهاز Intel Stratix 10. عندما يكون معرف الشريحة جاهزًا، يؤكد معالج Intel Stratix 10 FPGA IP الأساسي على إشارة data_valid وينهي JTAG وصول.

ملحوظة: اسمح بتأخير يعادل tCD2UM بعد تكوين الشريحة بالكامل قبل محاولة قراءة معرف الشريحة الفريد. راجع ورقة بيانات الجهاز المعنية لمعرفة قيمة tCD2UM.

إعادة تعيين معرف الشريحة Intel Stratix 10 FPGA IP Core

لإعادة ضبط قلب IP، يجب عليك تأكيد إشارة إعادة التعيين لمدة عشر دورات على مدار الساعة على الأقل.

ملحوظة

  1. بالنسبة لأجهزة Intel Stratix 10، لا تقم بإعادة تعيين IP الأساسي حتى tCD2UM على الأقل بعد تهيئة الشريحة بالكامل. راجع ورقة بيانات الجهاز المعنية لمعرفة قيمة tCD2UM.
  2. للحصول على إرشادات إنشاء مثيل IP الأساسي، يجب عليك الرجوع إلى قسم Intel Stratix 10 Reset Release IP في دليل مستخدم تكوين Intel Stratix 10.
معلومات ذات صلة

دليل مستخدم تكوين Intel Stratix 10

  • يوفر المزيد من المعلومات حول Intel Stratix 10 Reset Release IP.

معرف الشريحة إنتل FPGA IP النوى

يصف هذا القسم مراكز IP التالية

  • معرف الشريحة الفريد Intel Arria 10 FPGA IP core
  • معرف الشريحة الفريد Intel Cyclone 10 GX FPGA IP core
  • معرف الشريحة الفريد Intel FPGA IP core

الوصف الوظيفي

تبدأ إشارة data_valid منخفضة في الحالة الأولية حيث لا تتم قراءة أي بيانات من الجهاز. بعد تغذية إشارة الساعة إلى منفذ إدخال clkin، يقرأ معالج Intel FPGA IP الأساسي معرف الشريحة الفريد. بعد القراءة، يؤكد قلب IP على إشارة data_valid للإشارة إلى أن قيمة معرف الشريحة الفريدة في منفذ الإخراج جاهزة للاسترجاع. تتكرر العملية فقط عند إعادة ضبط IP الأساسي. يحتفظ منفذ الإخراج chip_id[63:0] بقيمة معرف الشريحة الفريد حتى تقوم بإعادة تكوين الجهاز أو إعادة ضبط IP الأساسي.

ملحوظة: لا يحتوي Intel Chip ID IP core على نموذج محاكاة fileس. للتحقق من صحة عنوان IP الأساسي، توصي Intel بإجراء تقييم للأجهزة.

الشكل 2: معرف الشريحة إنتل FPGA IP المنافذ الأساسية

إنتل-رقاقة-ID-FPGA-IP-النوى-FIG-2

الجدول 3: وصف المنافذ الأساسية لمعرف الشريحة Intel FPGA IP

ميناء إدخال/إخراج الحجم (بت) وصف
كلكين مدخل 1 يغذي إشارة الساعة إلى كتلة معرف الشريحة. الحد الأقصى للترددات المدعومة هي كما يلي:

• بالنسبة إلى Intel Arria 10 وIntel Cyclone 10 GX: 30 ميجاهرتز.

• لأنظمة Intel MAX 10 وStratix V وArria V وCyclone V: 100 ميجاهرتز.
إعادة ضبط مدخل 1 إعادة الضبط المتزامن الذي يعيد ضبط IP الأساسي.

لإعادة ضبط قلب IP، تأكد من أن إشارة إعادة الضبط عالية لمدة 10 دورات clkin على الأقل(1).

يحتفظ منفذ الإخراج chip_id [63:0] بقيمة معرف الشريحة الفريد حتى تقوم بإعادة تكوين الجهاز أو إعادة ضبط IP الأساسي.
data_valid الناتج 1 يشير إلى أن معرف الشريحة الفريد جاهز للاسترجاع. إذا كانت الإشارة منخفضة، يكون مركز IP في الحالة الأولية أو قيد التقدم لتحميل البيانات من معرف المصهر. بعد أن يؤكد قلب IP الإشارة، تصبح البيانات جاهزة للاسترجاع عند منفذ الإخراج chip_id[63..0].
chip_id الناتج 64 يشير إلى معرف الشريحة الفريد وفقًا لموقع معرف المصهر الخاص بها. تكون البيانات صالحة فقط بعد أن يؤكد قلب IP على إشارة data_valid.

تتم إعادة تعيين القيمة عند تشغيل الطاقة إلى 0.
الوصول إلى معرف الشريحة الفريد Intel Arria 10 FPGA IP ومعرف الشريحة الفريد Intel Cyclone 10 GX FPGA IP من خلال Signal Tap

ملحوظة: لا يمكن الوصول إلى معرف شريحة Intel Arria 10 وIntel Cyclone 10 GX إذا كان لديك أنظمة أخرى أو مراكز IP أخرى تصل إلى JTAG معًا. على سبيل المثالample، ومحلل المنطق Signal Tap II، ومجموعة أدوات جهاز الإرسال والاستقبال، والإشارات أو المجسات الموجودة في النظام، ونواة IP لوحدة التحكم SmartVID.

عند تبديل إشارة إعادة التعيين، يبدأ معرّف الشريحة الفريد Intel Arria 10 FPGA IP ومعرف الشريحة الفريد Intel Cyclone 10 GX FPGA IP في قراءة معرّف الشريحة من جهاز Intel Arria 10 أو Intel Cyclone 10 GX. عندما يكون معرف الشريحة جاهزًا، فإن معرّف الشريحة الفريد Intel Arria 10 FPGA IP ومعرف الشريحة الفريد Intel Cyclone 10 GX FPGA IP يؤكد على إشارة data_valid وينهي JTAG وصول.

ملحوظة: اسمح بتأخير يعادل tCD2UM بعد تكوين الشريحة بالكامل قبل محاولة قراءة معرف الشريحة الفريد. راجع ورقة بيانات الجهاز المعنية لمعرفة قيمة tCD2UM.

إعادة تعيين معرف الشريحة Intel FPGA IP Core

لإعادة ضبط قلب IP، يجب عليك تأكيد إشارة إعادة التعيين لمدة عشر دورات على مدار الساعة على الأقل. بعد إلغاء تأكيد إشارة إعادة التعيين، يقوم مركز IP بإعادة قراءة معرف الشريحة الفريد من كتلة معرف المصهر. يؤكد قلب IP على إشارة data_valid بعد إكمال العملية.

ملحوظة: بالنسبة لأجهزة Intel Arria 10 وIntel Cyclone 10 GX وIntel MAX 10 وStratix V وArria V وCyclone V، لا تقم بإعادة تعيين قلب IP حتى tCD2UM على الأقل بعد تهيئة الشريحة بالكامل. راجع ورقة بيانات الجهاز المعنية لمعرفة قيمة tCD2UM.

معرف الشريحة Intel FPGA IP Cores أرشيف دليل المستخدم

إذا لم يكن إصدار IP الأساسي مدرجًا ، فسيتم تطبيق دليل المستخدم الخاص بإصدار IP الأساسي السابق.

نسخة IP الأساسية دليل المستخدم
18.1 دليل مستخدم معرف الشريحة Intel FPGA IP Cores
18.0 دليل مستخدم معرف الشريحة Intel FPGA IP Cores

سجل مراجعة المستند لدليل مستخدم Intel FPGA IP Cores لمعرف الشريحة

نسخة الوثيقة إنتل كوارتس® النسخة الأولية التغييرات
2022.09.26 20.3
  • تمت الإزالة أفضل ممارسات إدارة المشروع وصلة.
  • تم التحديث الوصف الوظيفي في معرف الشريحة Intel Stratix 10 FPGA IP Core.
  • تم التحديث الوصف الوظيفي في معرف الشريحة Intel FPGA IP Cores.
2020.10.05 20.3
  • تم تحديث وصف clkin وresetports في الجدول: وصف المنافذ الأساسية لمعرف الشريحة Intel FPGA IP لتشمل تفاصيل Intel MAX 10.
  • تم تحديث إعادة تعيين معرف الشريحة Intel FPGA IP Core القسم ليشمل الدعم لجهاز Intel MAX 10.
2019.05.17 19.1 تم تحديث إعادة تعيين معرف الشريحة Intel Stratix 10 FPGA IP Core موضوع لإضافة ملاحظة ثانية بخصوص إرشادات إنشاء مثيل IP الأساسية.
2019.02.19 18.1 تمت إضافة دعم لأجهزة Intel MAX 10 في نواة IP والأجهزة المدعومة طاولة.
2018.12.24 18.1
  • وأضاف معرف الشريحة Intel FPGA IP Cores أرشيف دليل المستخدم قسم.
  •  تمت إعادة هيكلة المستند لتوفير المزيد من التفاصيل حول الأجهزة المدعومة المعنية.
2018.06.08 18.0
  • تم تحديث وصف منفذ القراءة.
  • تم تحديث وصف منفذ إعادة التعيين.
2018.05.07 18.0 تمت إضافة منفذ readid لمعرف الشريحة Intel Stratix 10 FPGA IP IP core.

 

تاريخ إصدار التغييرات
2017 ديسمبر 2017.12.11
  •  تم تحديث عنوان المستند من دليل مستخدم Altera Unique Chip ID IP الأساسي.
  • تمت الإضافة دعم الجهاز قسم.
  •  المعلومات المجمعة والمضافة من دليل مستخدم Altera Arria 10 الفريد لمعرف IP الأساسي و دليل مستخدم Stratix 10 الفريد لمعرف IP الأساسي.
  • تم تغيير علامتها التجارية إلى Intel.
  • تم التحديث الوصف الوظيفي.
  • تمت إضافة دعم جهاز Intel Cyclone 10 GX.
مايو 2016 2016.05.02
  •  تمت إزالة معلومات IP الأساسية القياسية وإضافة رابط إلى Quartus Prime Handbook.
  • ملاحظة محدثة حول دعم جهاز Arria 10.
سبتمبر 2014 2014.09.02 • تم تحديث عنوان المستند ليعكس الاسم الجديد لـ IP الأساسي "Altera Unique Chip ID".
تاريخ إصدار التغييرات
أغسطس 2014 2014.08.18
  • خطوات تحديد المعلمات المحدثة لمحرر المعلمات القديم.
  • تمت إضافة ملاحظة أن نواة IP هذه لا تدعم تصميمات Arria 10.
يونيو 2014 2014.06.30
  • تم استبدال معلومات MegaWizard Plug-In Manager بكتالوج IP.
  • تمت إضافة معلومات قياسية حول ترقية نوى IP.
  • تمت إضافة معلومات التثبيت والترخيص القياسية.
  • تمت إزالة معلومات مستوى دعم الجهاز القديمة. يتوفر الآن دعم جهاز IP الأساسي في كتالوج IP ومحرر المعلمات.
سبتمبر 2013 2013.09.20 تم التحديث لإعادة صياغة "الحصول على معرف الشريحة لجهاز FPGA" إلى "الحصول على معرف الشريحة الفريد لجهاز FPGA"
مايو 2013 1.0 الإصدار الأولي.

إرسال التعليقات

المستندات / الموارد

إنتل معرف الشريحة FPGA IP النوى [بي دي اف] دليل المستخدم
معرف الرقاقة FPGA IP Cores، معرف الرقاقة، FPGA IP Cores، IP Cores

مراجع

منشورات ذات صلة

اترك تعليقا

لن يتم نشر عنوان بريدك الإلكتروني. تم وضع علامة على الحقول المطلوبة *