intel Chip ID FPGA IP 內核用戶指南

IP核	支援的設備
芯片 ID Intel Stratix® 10 FPGA IP 內核	英特爾 Stratix 10
唯一芯片 ID 英特爾 Arria® 10 FPGA IP 核	英特爾 Arria 10
唯一芯片 ID Intel Cyclone® 10 GX FPGA IP 內核	英特爾 Cyclone 10 GX
唯一芯片 ID Intel MAX® 10 FPGA IP	英特爾 MAX 10
唯一芯片 ID 英特爾 FPGA IP 核	Stratix V Arria V Cyclone V

相關資訊

唯一芯片 ID Intel MAX 10 FPGA IP 核

芯片 ID Intel Stratix 10 FPGA IP 核

本節介紹 Chip ID Intel Stratix 10 FPGA IP 核。

功能說明

data_valid 信號在沒有從設備讀取數據的初始狀態下開始為低電平。在向 readid 輸入端口提供一個從高到低的脈衝後，芯片 ID Intel Stratix 10 FPGA IP 讀取唯一的芯片 ID。讀取後，IP 內核置位 data_valid 信號以指示輸出端口的唯一芯片 ID 值已準備好檢索。僅當您復位 IP 內核時才會重複該操作。 chip_id[63:0] 輸出端口保存唯一芯片 ID 的值，直到您重新配置器件或複位 IP 核。

筆記： 您不能仿真 Chip ID IP 核，因為 IP 核從 SDM 接收對芯片 ID 數據的響應。要驗證此 IP 內核，Intel 建議您執行硬件評估。

港口

圖1： 芯片 ID Intel Stratix 10 FPGA IP 內核端口

表2： 芯片 ID Intel Stratix 10 FPGA IP 內核端口描述

港口	輸入/輸出	尺寸（位）	描述
時鐘	輸入	1	將時鐘信號饋送到芯片 ID 塊。支持的最大頻率等於您的系統時鐘。
重置	輸入	1	復位 IP 內核的同步復位。要復位 IP 內核，請將復位信號置為高電平至少 10 個 clkin 週期。
數據有效	輸出	1	表示唯一芯片 ID 已準備好檢索。如果信號為低電平，則 IP 內核處於初始狀態或正在進行從熔絲 ID 加載數據。在 IP 內核斷言信號後，數據已準備好在 chip_id[63..0] 輸出端口檢索。
芯片編號	輸出	64	根據其各自的熔絲 ID 位置指示唯一的芯片 ID。數據僅在 IP 內核置位 data_valid 信號後有效。上電時的值重置為 0。 chip_id [63:0] 輸出端口保存唯一芯片 ID 的值，直到您重新配置器件或重置 IP 核。
準備就緒	輸入	1	readid 信號用於從設備讀取 ID 值。每次信號值從 1 變為 0 時，IP 內核都會觸發讀取 ID 操作。未使用時必須將信號驅動為 0。要啟動讀取 ID 操作，請將信號驅動為高電平至少 3 個時鐘週期，然後將其拉低。 IP核開始讀取芯片ID的值。

通過 Signal Tap 訪問 Chip ID Intel Stratix 10 FPGA IP

當您切換 readid 信號時，芯片 ID Intel Stratix 10 FPGA IP 內核開始從 Intel Stratix 10 設備讀取芯片 ID。當芯片 ID 就緒時，芯片 ID Intel Stratix 10 FPGA IP 內核斷言 data_valid 信號並結束 JTAG 使用權。

筆記： 在嘗試讀取唯一芯片 ID 之前，在全芯片配置之後允許相當於 tCD2UM 的延遲。有關 tCD2UM 值，請參閱相應的器件數據表。

重置芯片 ID Intel Stratix 10 FPGA IP 內核

要復位 IP 內核，您必須將復位信號置位至少十個時鐘週期。

筆記

對於 Intel Stratix 10 器件，在完整芯片初始化後至少 tCD2UM 之前不要復位 IP 核。有關 tCD2UM 值，請參閱相應的器件數據表。
對於 IP 內核實例化指南，您必須參考 Intel Stratix 10 配置用戶指南中的 Intel Stratix 10 Reset Release IP 部分。

通過 Signal Tap 訪問 Unique Chip ID Intel Arria 10 FPGA IP 和 Unique Chip ID Intel Cyclone 10 GX FPGA IP

筆記： 如果您有其他系統或 IP 內核訪問 J，則無法訪問英特爾 Arria 10 和英特爾 Cyclone 10 GX 芯片 IDTAG 同時。對於前amp例如，Signal Tap II 邏輯分析器、收發器工具包、系統內信號或探針，以及 SmartVID 控制器 IP 核。

當您切換復位信號時，Unique Chip ID Intel Arria 10 FPGA IP 和 Unique Chip ID Intel Cyclone 10 GX FPGA IP 內核開始從 Intel Arria 10 或 Intel Cyclone 10 GX 設備讀取芯片 ID。當芯片 ID 就緒時，Unique Chip ID Intel Arria 10 FPGA IP 和 Unique Chip ID Intel Cyclone 10 GX FPGA IP 內核置位 data_valid 信號並結束 JTAG 使用權。

筆記： 在嘗試讀取唯一芯片 ID 之前，在全芯片配置之後允許相當於 tCD2UM 的延遲。有關 tCD2UM 值，請參閱相應的器件數據表。

重置芯片 ID Intel FPGA IP Core

要復位 IP 內核，您必須將復位信號置位至少十個時鐘週期。置低復位信號後，IP 內核從熔絲 ID 塊重新讀取唯一的芯片 ID。 IP 內核在完成操作後置位 data_valid 信號。

筆記： 對於 Intel Arria 10、Intel Cyclone 10 GX、Intel MAX 10、Stratix V、Arria V 和 Cyclone V 器件，在完整芯片初始化後至少 tCD2UM 之前不要復位 IP 核。有關 tCD2UM 值，請參閱相應的器件數據表。

Chip ID 英特爾 FPGA IP 核用戶指南檔案

如果未列出 IP 核版本，則適用先前 IP 核版本的用戶指南。

IP核版本	使用者指南
18.1	芯片 ID 英特爾 FPGA IP 內核用戶指南
18.0	芯片 ID 英特爾 FPGA IP 內核用戶指南

Chip ID Intel FPGA IP Cores 用戶指南的文檔修訂歷史

檔案版本	英特爾 Quartus® 黃金版	變化
2022.09.26	20.3	已刪除項目管理最佳實踐關聯。已更新功能說明在芯片 ID 英特爾 Stratix 10 FPGA IP 內核中。已更新功能說明在芯片 ID 英特爾 FPGA IP 核中。
2020.10.05	20.3	更新表中對 clkin 和 resetports 的描述：芯片 ID Intel FPGA IP 內核端口說明包括英特爾 MAX 10 的詳細信息。更新了重置芯片 ID Intel FPGA IP Core 部分包括對 Intel MAX 10 器件的支持。
2019.05.17	19.1	更新了重置芯片 ID Intel Stratix 10 FPGA IP 內核主題以添加關於 IP 核實例化指南的第二條註釋。
2019.02.19	18.1	添加了對 Intel MAX 10 設備的支持 IP 核和支持的器件桌子。
2018.12.24	18.1	添加了 Chip ID 英特爾 FPGA IP 核用戶指南檔案部分。重組了文檔以提供有關各自支持的設備的更多詳細信息。
2018.06.08	18.0	更新了 readid 端口描述。更新了復位端口描述。
2018.05.07	18.0	為 Chip ID Intel Stratix 10 FPGA IP IP 內核添加了 readid 端口。

日期	版本	變化
2017 年 XNUMX 月	2017.12.11	更新的文檔標題來自 Altera Unique Chip ID IP 內核用戶指南. 額外設備支援部分。合併和添加的信息來自 Altera Arria 10 Unique Chip ID IP 內核用戶指南和 Stratix 10 Unique Chip ID IP 核用戶指南. 更名為英特爾。已更新功能說明. 添加了 Intel Cyclone 10 GX 設備支持。
2016年XNUMX月	2016.05.02	刪除了標準 IP 內核信息並添加了 Quartus Prime 手冊的鏈接。更新了關於 Arria 10 器件支持的註釋。
2014 年 XNUMX 月	2014.09.02	• 更新了文檔標題以反映“Altera Unique Chip ID”IP 內核的新名稱。

日期	版本	變化
2014年XNUMX月	2014.08.18	更新了舊參數編輯器的參數化步驟。添加了此 IP 內核不支持 Arria 10 設計的注意事項。
2014 年 XNUMX 月	2014.06.30	用 IP 目錄替換 MegaWizard 插件管理器信息。添加了有關升級 IP 核的標准信息。添加了標準安裝和許可信息。刪除了過時的設備支持級別信息。 IP 核器件支持現在可在 IP 目錄和參數編輯器中使用。
2013 年 XNUMX 月	2013.09.20	將“獲取FPGA器件的芯片ID”改寫為“獲取FPGA器件的唯一芯片ID”
2013年XNUMX月	1.0	初次發布。

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文件/資源

英特爾芯片 ID FPGA IP 核 [pdf] 使用者指南
芯片 ID FPGA IP 核，芯片 ID，FPGA IP 核，IP 核

參考

使用者手冊

英特爾芯片 ID FPGA IP 核

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