英特尔 F-Tile DisplayPort FPGA IP 设计实例amp用户指南

英特尔公司。版权所有。英特尔、英特尔标识和其他英特尔标志是英特尔公司或其子公司的商标。英特尔保证其 FPGA 和半导体产品的性能符合英特尔的标准保证，符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。除非英特尔明确书面同意，否则英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务。建议英特尔客户在依赖任何已发布的信息以及下订单购买产品或服务之前获取最新版本的设备规格。
*其他名称和品牌可能是其他所有者的财产。
ISO 9001：2015注册
1.1. 目录结构
图 2. 目录结构

表 1. 设计实例amp组件

文件夹	Files
RTL/核心	dp_core.ip
	dp_rx 。知识产权
	dp_tx 。知识产权
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX构建块)
	dp_rx_data_fifo 。知识产权
	rx_top_phy 。 sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX构建块)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. 硬件和软件要求
Intel 使用以下硬件和软件来测试 design examp乐：
硬件

英特尔 Agilex I 系列开发套件
DisplayPort 来源 GPU
DisplayPort 接收器（显示器）
Bitec DisplayPort FMC 子卡版本 8C
DisplayPort电缆

软件

英特尔 Quartus® Prime
Synopsys* VCS 模拟器

1.3. 生成设计
使用英特尔 Quartus Prime 软件中的 DisplayPort 英特尔 FPGA IP 参数编辑器生成设计示例amp勒。
图 3. 生成设计流程

选择 Tools > IP Catalog，然后选择 Intel Agilex F-tile 作为目标设备系列。
笔记： 设计前ample 仅支持 Intel Agilex F-tile 设备。
在 IP 目录中，找到并双击 DisplayPort Intel FPGA IP。出现“新 IP 变体”窗口。

为您的自定义 IP 变体指定顶级名称。参数编辑器将 IP 变化设置保存在一个 file 命名的.ip。
在 Device 字段中选择一个 Intel Agilex F-tile 设备，或者保留默认的 Intel Quartus Prime 软件设备选择。

单击确定。出现参数编辑器。
为 TX 和 RX 配置所需的参数。
在设计Ex下amp在 le 选项卡中，选择 DisplayPort SST Parallel Loopback Without PCR。
选择Simulation生成testbench，选择Synthesis生成hardware design examp乐。您必须至少选择这些选项之一才能生成设计示例ample file秒。如果同时选择两者，生成时间会变长。

对于 Target Development Kit，选择 Intel Agilex I-Series SOC Development Kit。这会导致在第 4 步中选择的目标设备发生变化，以匹配开发套件上的设备。对于 Intel Agilex I 系列 SOC 开发套件，默认设备是 AGIB027R31B1E2VR0。
单击生成示例amp乐设计。

1.4. 模拟设计
DisplayPort 英特尔 FPGA IP 设计实例ample testbench 模拟从 TX 实例到 RX 实例的串行环回设计。内部视频模式生成器模块驱动 DisplayPort TX 实例，RX 实例视频输出连接到测试台中的 CRC 校验器。
图 4. 设计仿真流程

转到 Synopsys 模拟器文件夹并选择 VCS。
运行模拟脚本。
来源 vcs_sim.sh
该脚本执行 Quartus TLG，编译并在模拟器中运行测试平台。
分析结果。
成功的仿真以源和汇 SRC 比较结束。

1.5. 编译和测试设计
图 5. 编译和仿真设计在硬件 ex 上编译和运行演示测试ample 设计，请按照下列步骤操作：

确保硬件防爆ample 设计生成完成。
启动 Intel Quartus Prime Pro Edition 软件并打开/quartus/agi_dp_demo.qpf。

单击处理 ➤ 开始编译。
编译成功后，Intel Quartus Prime Pro Edition软件生成一个.sof file 在您指定的目录中。
将 Bitec 子卡上的 DisplayPort RX 连接器连接到外部 DisplayPort 源，例如 PC 上的显卡。

将 Bitec 子卡上的 DisplayPort TX 连接器连接到 DisplayPort 接收器设备，例如视频分析仪或 PC 显示器。
确保开发板上的所有开关都处于默认位置。

使用生成的 .sof 在开发板上配置选定的 Intel Agilex F-Tile 设备 file （工具 ➤ 程序员）。
DisplayPort 接收器设备显示从视频源生成的视频。

相关信息
英特尔 Agilex I 系列 FPGA 开发套件用户指南/
1.5.1. 再生精灵 File
默认情况下，ELF file 生成动态设计ex时生成amp勒。
但是，在某些情况下，您需要重新生成 ELF file 如果您修改软件 file 或重新生成 dp_core.qsys file. 重新生成 dp_core.qsys file 更新 .sopcinfo file，这需要您重新生成 ELF file.

去/software 并在必要时编辑代码。

去/script 并执行以下构建脚本：source build_sw.sh
• 在Windows 上，搜索并打开Nios II Command Shell。在 Nios II 命令外壳中，转到/script 并执行 source build_sw.sh。
笔记： 要在 Windows 10 上执行构建脚本，您的系统需要适用于 Linux 的 Windows 子系统 (WSL)。有关 WSL 安装步骤的更多信息，请参阅 Nios II 软件开发人员手册。
• 在Linux 上，启动Platform Designer，然后打开Tools > Nios II Command Shell。在 Nios II 命令外壳中，转到/script 并执行 source build_sw.sh。
确保一个 .elf file 产生于/软件/ dp_demo。

下载生成的.elf file 进入 FPGA 而无需重新编译 .sof file 通过运行以下脚本：nios2-download /软件/dp_demo/*.elf
按下 FPGA 板上的复位按钮，使新软件生效。

1.6. DisplayPort英特尔FPGA IP设计实例amp文件参数
表 2. DisplayPort 英特尔 FPGA IP 设计示例ampIntel Agilex Ftile Device 的 QSF 约束

QSF约束	描述
set_global_assignment -名称 VERILOG_MACRO “__DISPLAYPORT_support__=1”	从 Quartus 22.2 开始，需要此 QSF 约束来启用 DisplayPort 自定义 SRC（软复位控制器）流程

表 3. DisplayPort 英特尔 FPGA IP 设计示例ampIntel Agilex F-tile 设备的文件参数

范围	价值	描述
可用的设计实例ample
选择设计	•没有任何 •不带 PCR 的 DisplayPort SST 并行环回 •带 AXIS 视频接口的 DisplayPort SST 并行环回	选择设计前amp要生成的文件。 •无：无设计前ample 可用于当前参数选择。 •不带 PCR 的 DisplayPort SST 并行环回：此设计前amp当您打开“启用视频输入图像端口”参数时，le 演示了在没有像素时钟恢复 (PCR) 模块的情况下从 DisplayPort 接收器到 DisplayPort 源的并行环回。 •带 AXIS 视频接口的 DisplayPort SST 并行环回：此设计来自amp当启用活动视频数据协议设置为 AXIS-VVP Full 时，le 演示了使用 AXIS 视频接口从 DisplayPort 接收器到 DisplayPort 源的并行环回。
设计防爆ample Files
模拟	开，关	打开此选项以生成必要的 files 为模拟测试平台。
合成	开，关	打开此选项以生成必要的 files 用于 Intel Quartus Prime 编译和硬件设计。
生成的 HDL 格式
产生 File 格式	语言、VHDL	为生成的设计示例选择您喜欢的 HDL 格式ample file放。注意：此选项仅确定生成的顶级 IP 的格式 file秒。所有其他 file小号（例如前ample testbenches 和顶层 file用于硬件演示的 s）采用 Verilog HDL 格式。
目标开发套件
选择董事会	•无开发套件 •Intel Agilex I系列开发套件	为目标设计前选择电路板amp勒。

范围	价值	描述
		•No Development Kit：此选项排除了设计前的所有硬件方面amp乐。 P 内核将所有引脚分配设置为虚拟引脚。 •Intel Agilex I 系列FPGA 开发套件：此选项自动选择项目的目标设备以匹配此开发套件上的设备。如果您的电路板版本具有不同的设备变体，您可以使用 Change Target Device 参数更改目标设备。 IP 核根据开发套件设置所有管脚分配。注：初步设计例amp在此 Quartus 版本中，文件未在硬件上进行功能验证。 •Custom Development Kit：该选项允许设计前amp文件将在带有英特尔 FPGA 的第三方开发套件上进行测试。您可能需要自行设置引脚分配。
目标设备
更改目标设备	开，关	打开此选项并为开发套件选择首选设备变体。

并行环回设计实例amp莱斯

DisplayPort 英特尔 FPGA IP 设计实例amp这些文件展示了在没有像素时钟恢复 (PCR) 模块的情况下从 DisplayPort RX 实例到 DisplayPort TX 实例的并行环回。
表 4. DisplayPort 英特尔 FPGA IP 设计示例amp用于 Intel Agilex F-tile 设备的文件

设计防爆ample	指定	数据速率	频道模式	环回类型
不带 PCR 的 DisplayPort SST 并行环回	DisplayPort 不锈钢	RBR、HRB、HRB2、HBR3	单工	平行无 PCR
带 AXIS 视频接口的 DisplayPort SST 并行环回	DisplayPort 不锈钢	RBR、HRB、HRB2、HBR3	单工	与 AXIS 视频接口并行

2.1. Intel Agilex F-tile DisplayPort SST 并行环回设计 特征
SST并行环回设计实例amp文件演示了从 DisplayPort 接收器到 DisplayPort 源的单个视频流的传输。
英特尔公司。版权所有。英特尔、英特尔徽标和其他英特尔标志是英特尔公司或其子公司的商标。英特尔根据英特尔的标准保修保证其 FPGA 和半导体产品的性能符合当前规格，但保留随时更改任何产品和服务的权利，恕不另行通知。英特尔不承担因应用或使用此处描述的任何信息、产品或服务而产生的任何责任或义务，除非英特尔明确书面同意。建议英特尔客户在依赖任何已发布信息和下订单购买产品或服务之前获取最新版本的设备规格。 *其他名称和品牌可能被认为是他人的财产。
ISO 9001：2015注册
图 6. 不带 PCR 的英特尔 Agilex F-tile DisplayPort SST 并行环回

在此变体中，DisplayPort 源的参数 TX_SUPPORT_IM_ENABLE 被打开并使用视频图像接口。
DisplayPort 接收器从外部视频源（如 GPU）接收视频和/或音频流，并将其解码为并行视频接口。
DisplayPort 接收器视频输出直接驱动 DisplayPort 源视频接口，并在传输到显示器之前编码到 DisplayPort 主链路。
IOPLL 以固定频率驱动 DisplayPort 接收器和源视频时钟。
如果 DisplayPort 接收器和源的 MAX_LINK_RATE 参数配置为 HBR3 并且 PIXELS_PER_CLOCK 配置为 Quad，则视频时钟以 300 MHz 运行以支持 8Kp30 像素速率（1188/4 = 297 MHz）。

图 7. 带有 AXIS 视频的 Intel Agilex F-tile DisplayPort SST 并行环回 界面

在此变体中，DisplayPort source 和 sink 参数，在 ENABLE ACTIVE VIDEO DATA PROTOCOLS 中选择 AXIS-VVP FULL 以启用 Axis Video Data Interface。
DisplayPort 接收器从外部视频源（如 GPU）接收视频和/或音频流，并将其解码为并行视频接口。
DisplayPort Sink 将视频数据流转换为轴视频数据，并通过VVP Video Frame Buffer 驱动DisplayPort 源轴视频数据接口。 DisplayPort Source 在传输到显示器之前将轴视频数据转换为 DisplayPort 主链路。
在这个设计变体中，有三个主要视频时钟，即 rx/tx_axi4s_clk、rx_vid_clk 和 tx_vid_clk。对于 Source 和 Sink 中的两个 AXIS 模块，axi4s_clk 以 300 MHz 运行。 rx_vid_clk 以 300 MHz 的频率运行 DP 接收器视频流水线（以支持高达 8Kp30 4PIP 的任何分辨率），而 tx_vid_clk 以实际像素时钟频率（除以 PIP）运行 DP 源视频流水线。
当设计检测到分辨率切换时，此设计变体通过 I2C 编程将 tx_vid_clk 频率自动配置到板载 SI5391B OSC。
此设计变体仅演示 DisplayPort 软件中预定义的固定数量的分辨率，即：
— 720p60，RGB
— 1080p60，RGB
— 4K30、RGB
— 4K60、RGB

2.2. 计时方案
时钟方案说明了 DisplayPort Intel FPGA IP design ex 中的时钟域amp勒。
图 8. Intel Agilex F-tile DisplayPort 收发器时钟方案表 5. 时钟方案信号

图表中的时钟	描述
SysPLL refclk	F-tile 系统 PLL 参考时钟，它可以是任何时钟频率，可被系统 PLL 分频为该输出频率。在这个设计前ample、system_pll_clk_link 和 rx/tx refclk_link 共享相同的 150 MHz SysPLL refclk。

图表中的时钟	描述
	在将相应的输出端口连接到 DisplayPort Phy Top 之前，它必须是一个自由运行的时钟，它从专用收发器参考时钟引脚连接到参考和系统 PLL 时钟 IP 的输入时钟端口。注意：对于这个设计前amp例如，将时钟控制器 GUI Si5391A OUT6 配置为 150 MHz。
系统pll clk链接	支持所有 DisplayPort 速率的最小系统 PLL 输出频率为 320 MHz。这个设计前ample 使用 900 MHz（最高）输出频率，以便 SysPLL refclk 可以与 150 MHz 的 rx/tx refclk_link 共享。
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR 和 Tx PLL Link refclk 固定为 150 MHz 以支持所有 DisplayPort 数据速率。
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed Clock 为 DisplayPort IP 内核提供时钟。频率等于数据速率除以并行数据宽度。 Examp乐：频率 = 数据速率 / 数据宽度 = 8.1G (HBR3) / 40 位 = 202.5 MHz

2.3. 仿真试验台
仿真测试台仿真 DisplayPort TX 串行环回至 RX。
图 9. DisplayPort 英特尔 FPGA IP 单工模式仿真测试台框图表 6. 测试平台组件

成分	描述
视频码型发生器	此生成器生成您可以配置的彩条图案。您可以参数化视频格式时序。
测试台控制	该模块控制仿真的测试序列并为 TX 内核生成必要的激励信号。测试台控制块还从源和接收器读取 CRC 值以进行比较。
RX 链路速度时钟频率检查器	该检查器验证 RX 收发器恢复的时钟频率是否与所需的数据速率匹配。
TX 链路速度时钟频率检查器	该检查器验证 TX 收发器恢复的时钟频率是否与所需的数据速率匹配。

仿真测试平台进行以下验证：
表 7. 测试台验证

测试标准	确认
• 数据速率 HBR3 链路训练 • 读取DPCD 寄存器以检查DP 状态是否设置和测量TX 和RX 链路速度频率。	集成频率检查器以测量链路速度从 TX 和 RX 收发器输出的时钟频率。
• 运行从TX 到RX 的视频模式。 • 验证源和接收器的 CRC 以检查它们是否匹配	• 将视频模式发生器连接到 DisplayPort 源以生成视频模式。 • Testbench 控制接下来从 DPTX 和 DPRX 寄存器中读出 Source 和 Sink CRC，并进行比较以确保两个 CRC 值相同。注意：为确保计算 CRC，您必须启用支持 CTS 测试自动化参数。

F-Tile DisplayPort 英特尔 FPGA IP 设计示例的文档修订历史amp用户指南

文档版本	英特尔 Quartus Prime 版本	IP版本	更改
2022.09.02	22.	20.0.1	•更改了 DisplayPort Intel Agilex F-Tile FPGA IP Design Ex 的文档标题ampF-Tile DisplayPort Intel FPGA IP Design Ex 用户指南amp用户指南。 •启用 AXIS Video Design Examp变体。 •删除静态速率设计并用多速率设计Ex代替amp勒。 •删除了 DisplayPort Intel FPGA IP Design Ex 中的注释amp说明 Intel Quartus Prime 21.4 软件版本仅支持 Preliminary Design Ex 的 le Quick Start Guideamp莱斯。 •用正确的图替换了目录结构图。 •增加了再生ELF部分 File 在编译和测试设计下。 •更新了硬件和软件要求部分以包含额外的硬件要求。
2021.12.13	21.	20.0.0	初始版本。

在线版本
发送反馈
UG-20347
编号：709308
版本：2022.09.02

文件/资源

英特尔 F-Tile DisplayPort FPGA IP 设计实例ample [pdf] 用户指南
F-Tile DisplayPort FPGA IP 设计实例amp文件、F-Tile DisplayPort、DisplayPort、FPGA IP 设计 Example，IP设计Examp乐, UG-20347, 709308

参考

用户手册

F-Tile DisplayPort FPGA IP 设计实例ample

DisplayPort 英特尔 FPGA IP 设计实例amp快速入门指南

并行环回设计实例amp莱斯

F-Tile DisplayPort 英特尔 FPGA IP 设计示例的文档修订历史amp用户指南

文件/资源

参考

发表评论

取消回复