FPGA知识产权
设计防爆amp用户指南
F-Tile 25G 以太网英特尔®
针对英特尔® Quartus® 更新
Prime 设计套件：22.3
IP 版本：1.0.0
快速入门指南
面向英特尔 Agilex™ 设备的 F-tile 25G 以太网英特尔 FPGA IP 提供生成设计实例的能力amp所选配置的文件。
图 1. 设计实例amp文件用法
目录结构
图 2. 25G 以太网英特尔 FPGA IP 设计实例amp文件目录结构
- 模拟 files（仅用于模拟的测试平台）位于ample_dir>/example_testbench。
- 仅编译设计前amp乐位于ample_dir>/compilation_test_design.
- 硬件配置及测试 files（设计前amp硬件中的 le）位于ample_dir>/hardware_test_design.
表 1. 目录和 File 描述
| File 名字 | 描述 |
| eth_ex_25g.qpf | 英特尔 Quartus® Prime 项目 file. |
| eth_ex_25g.qsf | 英特尔 Quartus Prime 工程设置 file. |
| eth_ex_25g.sdc | Synopsys 设计约束 file. 你可以复制和修改这个 file 用于您自己的 25GbE 英特尔 FPGA IP 核设计。 |
| eth_ex_25g.v | 顶层 Verilog HDL 设计实例ample file. 单通道设计使用 Verilog file. |
| 常见的/ | 硬件设计前amp支持 files. |
| 硬件测试/main.tcl | 主要的 file 用于访问系统控制台。 |
生成设计实例ample
图 4. ExampF-tile 25G 以太网英特尔 FPGA IP 参数编辑器中的 le Design 选项卡
按照以下步骤生成硬件设计示例amp乐和测试台：
- 在英特尔 Quartus Prime 专业版中，点击 File ➤ New Project Wizard 创建一个新的 Quartus Prime 工程，或者 File ➤ Open Project 打开现有的 Quartus Prime 工程。 该向导会提示您指定一个设备。
- 在 IP 目录中，找到并选择 25G Ethernet Intel FPGA IP for Agilex。 出现“新 IP 变体”窗口。
- 为您的 IP 变体指定一个顶级名称，然后单击“确定”。 参数编辑器添加顶级.ip file 自动添加到当前项目。 如果系统提示您手动添加 .ip file 添加到项目中，单击项目 ➤ 添加/删除 Files 在项目中添加 file.
- 在 Intel Quartus Prime Pro Edition 软件中，您必须在 Device 字段中选择特定的 Intel Agilex 器件，或者保留 Intel Quartus Prime 软件建议的默认器件。
笔记： 硬件设计前amp文件用目标板上的设备覆盖选择。 您从 design ex 的菜单中指定目标板ampEx 中的 le 选项amp乐设计选项卡。 - 单击确定。 出现参数编辑器。
- 在 IP 选项卡上，为您的 IP 内核变体指定参数。
- 在前ample 设计选项卡，用于 Examp设计 Files，选择Simulation选项生成testbench，选择Synthesis选项生成硬件设计examp乐。 仅 Verilog HDL files 生成。
笔记： 功能性 VHDL IP 内核不可用。 仅指定 Verilog HDL，用于您的 IP 核设计前amp勒。 - 对于 Target Development Kit，选择 Agilex I-series Transceiver-SoC Dev Kit
- 单击生成 Example 设计按钮。 选择前任amp出现 le Design Directory 窗口。
- 如果你想修改设计前amp默认显示的文件目录路径或名称 (alt_e25_f_0_example_design), 浏览到新路径并输入新设计 examp文件目录名 (ample_dir>）。
- 单击“确定”。
1.2.1.设计实例amp文件参数
表 2. Ex 中的参数ample 设计选项卡
| 范围 | 描述 |
| Examp设计 | 可用前ampIP参数设置的文件设计。 只有单通道 examp此 IP 支持文件设计。 |
| Examp设计 Files | 这 files 为不同的开发阶段生成。 • 模拟——生成必要的 files模拟前任amp设计。 • Synthesis——生成合成 file秒。 使用这些 files 在英特尔 Quartus Prime 专业版软件中编译设计以进行硬件测试并执行静态时序分析。 |
| 产生 File 格式 | RTL 的格式 files 用于模拟——Verilog。 |
| 选择董事会 | 支持设计实现的硬件。 当您选择英特尔 FPGA 开发板时，使用设备 AGIB027R31B1E2VRO 作为设计示例的目标设备amp乐世代。 Agilex I 系列收发器-SoC 开发套件：此选项允许您测试设计前amp所选英特尔 FPGA IP 开发套件上的文件。 此选项自动选择 AGIB027R31B1E2VRO 的目标设备。 如果您的电路板版本具有不同的器件等级，您可以更改目标器件。 没有任何： 此选项不包括设计前的硬件方面amp勒。 |
1.3. 生成瓦片 Files
Support-Logic Generation 是一个预综合步骤，用于生成 tile-related file仿真和硬件设计需要它。 所有的瓷砖生成都是必需的
基于 F-tile 的设计模拟。 您必须在模拟之前完成此步骤。
- 在命令提示符下，导航到 ex 中的 compilation_test_design 文件夹amp乐设计：CD /编译测试设计。
- 运行以下命令：quartus_tlg alt_eth_25g
1.4. 模拟 F-tile 25G 以太网英特尔 FPGA IP 设计
Examp测试平台
您可以通过从命令提示符运行仿真脚本来编译和仿真设计。
- 在命令提示符下，更改测试台模拟工作目录：cdample_dir>/ex_25g/sim.
- 运行 IP 设置仿真：ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
表 3. 模拟测试平台的步骤
| 模拟器 | 指示 |
| 风险控制系统* | 在命令行中，键入 sh run_vcs.sh |
| 问题模拟* | 在命令行中，键入 vsim -do run_vsim.do -logfile vsim.log 如果您更喜欢在不启动 QuestaSim GUI 的情况下进行模拟，请键入 vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence-Xcelium* | 在命令行中，键入 sh run_xcelium.sh |
成功的模拟以以下消息结束：
模拟通过。 或测试台完成。
成功完成后，您可以分析结果。
1.5. 编译和配置 Design Examp硬件中的文件
25G 以太网英特尔 FPGA IP 核参数编辑器允许您编译和配置设计实例amp在目标开发工具包上。
编译和配置设计前amp在硬件上，请按照下列步骤操作：
- 启动 Intel Quartus Prime Pro Edition 软件并选择 Processing > Start Compilation 来编译设计。
- 生成 SRAM 对象后 file .sof，按照以下步骤对硬件设计进行编程ampIntel Agilex 设备上的文件：
一个。 在“工具”菜单上，单击“程序员”。
b. 在编程器中，单击硬件设置。
C。 选择编程设备。
d. 选择 Intel Agilex 开发板并将其添加到您的 Intel Quartus Prime Pro Edition 会话中。
e. 确保模式设置为 JTAG.
F。 选择 Intel Agilex 设备并单击添加设备。 程序员显示
电路板上设备之间连接的框图。
G。 在您的 .sof 所在的行中，选中 .sof 的复选框。
H。 选中 Program/Configure 列中的复选框。
一世。 单击开始。
1.6. 测试 F-tile 25G 以太网英特尔 FPGA IP 硬件设计实例ample
编译 F-tile 25G Ethernet Intel FPGA IP core design ex 后amp文件并在您的 Intel Agilex 设备上配置它，您可以使用系统控制台对 IP 内核进行编程。
打开系统控制台并测试硬件设计amp乐，请按照下列步骤操作：
- 在Intel Quartus Prime Pro Edition软件中，选择Tools ➤ System
调试工具 ➤ 系统控制台以启动系统控制台。 - 在 Tcl 控制台窗格中，键入 cd hwtest 以将目录更改为 /hardware_test_design/hwtest。
- 键入 source main.tcl 以打开与 J 的连接TAG 掌握。
按照设计前的硬件测试部分中的测试程序进行操作amp文件并在系统控制台中观察测试结果。
F-tile 25G 以太网设计实例amp用于 Intel Agilex 设备的文件
F-tile 25G以太网设计实例ample 演示了使用 25G 以太网英特尔 FPGA IP 核的英特尔 Agilex 设备的以太网解决方案。
生成设计前amp来自 Example 25G 以太网英特尔 FPGA IP 参数编辑器的设计选项卡。 您还可以选择生成有或没有的设计
Reed-Solomon 前向纠错 (RS-FEC) 功能。
2.1. 特点
- 支持以 25G 运行的单个以太网通道。
- 生成设计前amp具有 RS-FEC 功能的文件。
- 提供测试平台和仿真脚本。
- 根据 IP 配置实例化 F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP。
2.2. 硬件和软件要求
Intel 使用以下硬件和软件来测试 design exampLinux系统中的文件：
- 英特尔 Quartus Prime 专业版软件。
- Siemens* EDA QuestaSim、Synopsys* VCS 和 Cadence Xcelium 模拟器。
- 用于硬件测试的英特尔 Agilex I 系列收发器 SoC 开发套件 (AGIB027R31B1E2VRO)。
2.3.功能描述
F-tile 25G以太网设计实例amp文件由 MAC+PCS+PMA 核心变体组成。 以下框图显示了 F-tile 25G 以太网设计示例中 MAC+PCS+PMA 内核变体的设计组件和顶层信号amp勒。
图 5. 方框图—F-tile 25G 以太网设计实例ample（MAC+PCS+PMA 核心变体）
2.3.1. 设计组件
表 4. 设计组件
| 成分 | 描述 |
| F-tile 25G 以太网英特尔 FPGA IP | 由 MAC、PCS 和收发器 PHY 组成，配置如下： • 核心变体：MAC+PCS+PMA • 启用流量控制： 选修的 • 启用链路故障生成： 选修的 • 启用前导码直通： 选修的 • 启用统计信息收集： 选修的 • 启用 MAC 统计计数器： 选修的 • 参考时钟频率：156.25 对于设计前amp对于 RS-FEC 功能，配置以下附加参数： • 启用 RS-FEC： 选修的 |
| F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP | F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP 参数编辑器设置符合 F-tile 25G 以太网英特尔 FPGA IP 的要求。 如果生成设计前amp使用 生成前amp设计 IP 参数编辑器中的按钮，IP 将自动实例化。 如果您创建自己的设计前amp文件，您必须手动实例化此 IP 并连接所有 I/O 端口。 有关此 IP 的信息，请参阅 F-Tile 架构和 PMA 和 FEC Direct PHY IP 用户指南. |
| 客户端逻辑 | 包括： • 流量生成器，生成突发数据包到25G 以太网Intel FPGA IP 内核进行传输。 • 流量监控器，监控来自25G 以太网英特尔FPGA IP 内核的突发数据包。 |
| 源头和探头 | 源和探测信号，包括系统复位输入信号，可用于调试。 |
相关信息
F-Tile 架构和 PMA 和 FEC Direct PHY IP 用户指南
模拟
测试平台通过 IP 内核发送流量，测试 IP 内核的发送端和接收端。
2.4.1. 试验台
图 6. F-tile 25G 以太网英特尔 FPGA IP 设计实例的框图amp仿真测试台
表 5. 测试平台组件
| 成分 | 描述 |
| 被测设备 (DUT) | 25G以太网英特尔FPGA IP核。 |
| 以太网数据包生成器和数据包监视器 | • 数据包生成器生成帧并传输到 DUT。 • Packet Monitor 监控TX 和RX 数据路径并在模拟器控制台中显示帧。 |
| F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP | 生成收发器和系统 PLL 参考时钟。 |
2.4.2. 仿真设计实例amp组件
表 6. F-tile 25G 以太网设计实例amp测试平台 File 描述
| File 姓名 | 描述 |
| 测试台和仿真 Files | |
| basic_avl_tb_top.v | 顶层测试平台 file. 测试平台实例化 DUT，对设计组件和客户端逻辑执行 Avalon® 内存映射配置，并向 25G 以太网英特尔 FPGA IP 发送数据包或从中接收数据包。 |
| 测试台脚本 | |
| 持续… | |
| File 姓名 | 描述 |
| 运行_vsim.do | 运行测试平台的 ModelSim 脚本。 |
| 运行_vcs.sh | 用于运行测试平台的 Synopsys VCS 脚本。 |
| 运行_xcelium.sh | 运行测试平台的 Cadence Xcelium 脚本。 |
2.4.3. 测试用例
模拟测试用例执行以下操作：
- 实例化 F-tile 25G 以太网英特尔 FPGA IP 和 F-Tile 参考和系统 PLL 时钟英特尔 FPGA IP。
- 等待 RX 时钟和 PHY 状态信号稳定下来。
- 打印 PHY 状态。
- 发送和接收 10 个有效数据。
- 分析结果。 成功的测试台显示“Testbench complete.”。
以下ample 输出说明了一次成功的模拟测试运行：
汇编
按照编译和配置 Design Ex 中的过程进行操作amp硬件中的文件来编译和配置设计前amp所选硬件中的文件。
您可以使用仅编译设计示例来估算资源利用率和 Fmaxamp乐。 您可以使用 Start Compilation 命令编译您的设计
英特尔 Quartus Prime 专业版软件中的处理菜单。 编译成功生成编译报告摘要。
如需了解更多信息，请参阅 Intel Quartus Prime Pro Edition 用户指南中的设计编译。
相关信息
- 编译和配置 Design Examp第 7 页的硬件中的文件
- 英特尔 Quartus Prime 专业版用户指南中的设计编译
2.6. 硬件测试
在硬件设计前amp例如，您可以在内部串行环回模式下对 IP 内核进行编程，并在发送端生成通过接收端环回的流量。
按照提供的相关信息链接中的程序测试设计前amp所选硬件中的文件。
相关信息
测试 F-tile 25G 以太网英特尔 FPGA IP 硬件设计实例amp第 8 页的文件
2.6.1.测试程序
按照以下步骤测试设计 examp硬件中的文件：
- 在为此设计实例运行硬件测试之前ample，你必须重置系统：
一种。 对于默认的 Source and Probe GUI，单击 Tools > In-System Sources & Probes Editor 工具。
b. 将系统复位信号 (Source[3:0]) 从 7 切换到 8 以应用复位并将系统复位信号返回到 7 以将系统从复位状态释放。
C。 监控 Probe 信号并确保状态有效。 - 在系统控制台中，导航到 hwtest 文件夹并运行命令：source main.tcl 选择一个 JTAG 掌握。 默认情况下，第一个 JTAG J 大师TAG 链被选中。 选择 JTAG Intel Agilex 设备的主控，运行此命令：set_jtag <适当J的数量TAG 大师>。 前任amp乐：set_jtag 1.
- 在系统控制台执行以下命令启动串口环回测试：
表 7. 命令参数
| 范围 | 描述 | Examp文件用法 |
| 检查物理状态 | 显示时钟频率和 PHY 锁定状态。 | % chkphy_status 0 # 检查链路 0 的状态 |
| chkmac_stats | 显示 MAC 统计计数器中的值。 | % chkmac_stats 0 # 检查链路 0 的 mac 统计计数器 |
| clear_all_stats | 清除 IP 核统计计数器。 | % clear_all_stats 0 # 清除链路0的统计计数器 |
| start_gen | 启动数据包生成器。 | % start_gen 0 # 在链路 0 上开始数据包生成 |
| 停止生成 | 停止数据包生成器。 | % stop_gen 0 # 停止链路 0 上的数据包生成 |
| loop_on | 打开内部串行环回。 | % loop_on 0 # 在链路 0 上打开内部环回 |
| 循环关闭 | 关闭内部串行环回。 | % loop_off 0 # 关闭链路 0 上的内部环回 |
| reg_read | 返回 IP 内核寄存器值. | % reg_read 0x402 # 读取 link 402 地址 0 处的 IP CSR 寄存器 |
| reg_write | 写到地址处的 IP 核寄存器. | % reg_write 0x401 0x1 # 将 0x1 写入链路 401 地址 0 处的 IP CSR 临时寄存器 |
一个。 输入 loop_on 打开内部串行环回模式。
b. 输入 chkphy_status 检查 PHY 的状态。 对于稳定链路，TXCLK、RXCLK 和 RX 状态应具有如下所示的相同值：
C。 输入 clear_all_stats 清除 TX 和 RX 统计寄存器。
d. 输入 start_gen 开始数据包生成。
e. 输入 stop_gen 停止数据包生成。
F。 输入 chkmac_stats 读取 TX 和 RX 统计计数器。 确保：
一世。 传输的数据包帧与接收到的数据包帧相匹配。
二. 没有收到错误帧。
G。 输入 loop_off 关闭内部串行环回。
图 7. Samp文件测试输出——TX 和 RX 统计计数器
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F-tile 25G 以太网 FPGA IP 设计示例的文档修订历史amp用户指南
| 文档版本 | 英特尔 Quartus Prime 版本 | IP版本 | 更改 |
| 2022.10.14 | 22.3 | 1.0.0 | 初始版本。 |
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编号：750200
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英特尔 F-Tile 25G 以太网 FPGA IP 设计实例ample [pdf] 用户指南 F-Tile 25G 以太网 FPGA IP 设计实例ample, F-Tile 25G, F-Tile 25G以太网FPGA, FPGA IP Design Example，IP设计Examp勒，750200 |
