F-Tile DisplayPort FPGA IP Thiết kế Example
Hướng dẫn sử dụng
F-Tile DisplayPort FPGA IP Thiết kế Example
Đã cập nhật cho Intel® Quartus® Prime Design Suite: 22.2 Phiên bản IP: 21.0.1
DisplayPort Intel FPGA IP Design Example Hướng dẫn bắt đầu nhanh
Các thiết bị DisplayPort Intel® F-tile có bàn kiểm tra mô phỏng và thiết kế phần cứng hỗ trợ biên dịch và kiểm tra phần cứng Thiết kế FPGA IP cũamptập tin cho Intel Agilex™
DisplayPort Intel FPGA IP cung cấp thiết kế sauampcác bạn:
- Vòng lặp song song DisplayPort SST không có mô-đun Phục hồi đồng hồ điểm ảnh (PCR)
- Vòng lặp song song DisplayPort SST với Giao diện Video AXIS
Khi bạn tạo một thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng.
Hình 1. Phát triển Stages
Thông tin liên quan
- Hướng dẫn sử dụng DisplayPort Intel FPGA IP
- Di chuyển sang phiên bản Intel Quartus Prime Pro
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
ISO 9001: 2015 đã đăng ký
1.1. Cấu trúc thư mục
Hình 2. Cấu trúc thư mục
Bảng 1. Thiết kế Example Thành phần
| Thư mục | Files |
| rtl/lõi | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((khối xây dựng DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sinh viên | |
| rtl/tx_phy | dp_gxb_rx/ ((khối xây dựng DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Yêu cầu phần cứng và phần mềm
Intel sử dụng phần cứng và phần mềm sau để kiểm tra thiết kế cũamplê:
Phần cứng
- Bộ công cụ phát triển Intel Agilex I-Series
- GPU nguồn DisplayPort
- DisplayPort chìm (Màn hình)
- Thẻ con Bitec DisplayPort FMC Revision 8C
- Cáp DisplayPort
Phần mềm
- Intel Quartus® Prime
- Nội dung tóm tắt* Trình mô phỏng VCS
1.3. Tạo thiết kế
Sử dụng trình chỉnh sửa tham số DisplayPort Intel FPGA IP trong phần mềm Intel Quartus Prime để tạo thiết kế cũamplà.
Hình 3. Tạo quy trình thiết kế
- Chọn Công cụ ➤ Danh mục IP và chọn Intel Agilex F-tile làm dòng thiết bị đích.
Ghi chú: thiết kế cũampTập tin này chỉ hỗ trợ các thiết bị Intel Agilex F-tile. - Trong Danh mục IP, định vị và bấm đúp vào DisplayPort Intel FPGA IP. Cửa sổ Biến thể IP Mới xuất hiện.
- Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu cài đặt biến thể IP trong file đặt tên .ip.
- Chọn một thiết bị Intel Agilex F-tile trong trường Thiết bị hoặc giữ nguyên lựa chọn thiết bị phần mềm Intel Quartus Prime mặc định.
- Bấm OK. Trình chỉnh sửa thông số xuất hiện.
- Định cấu hình các tham số mong muốn cho cả TX và RX.
- Theo Design Example, chọn DisplayPort SST Parallel Loopback Without PCR.
- Chọn Mô phỏng để tạo testbench và chọn Tổng hợp để tạo thiết kế phần cứng cũample. Bạn phải chọn ít nhất một trong các tùy chọn này để tạo thiết kế cũample fileS. Nếu bạn chọn cả hai, thời gian tạo sẽ lâu hơn.
- Đối với Bộ công cụ phát triển mục tiêu, hãy chọn Bộ công cụ phát triển SOC Intel Agilex I-Series. Điều này khiến thiết bị mục tiêu được chọn ở bước 4 thay đổi để khớp với thiết bị trên bộ công cụ phát triển. Đối với Bộ công cụ phát triển SOC Intel Agilex I-Series, thiết bị mặc định là AGIB027R31B1E2VR0.
- Nhấp vào Tạo Exampthiết kế.
1.4. Mô phỏng thiết kế
Thiết kế DisplayPort Intel FPGA IP cũample testbench mô phỏng thiết kế vòng lặp nối tiếp từ phiên bản TX sang phiên bản RX. Mô-đun trình tạo mẫu video bên trong điều khiển phiên bản DisplayPort TX và đầu ra video của phiên bản RX kết nối với bộ kiểm tra CRC trong băng thử nghiệm.
Hình 4. Quy trình mô phỏng thiết kế
- Chuyển đến thư mục giả lập Synopsys và chọn VCS.
- Chạy kịch bản mô phỏng.
Nguồn vcs_sim.sh - Tập lệnh thực hiện Quartus TLG, biên dịch và chạy testbench trong trình giả lập.
- Phân tích kết quả.
Mô phỏng thành công kết thúc bằng so sánh SRC Nguồn và Sink.
1.5. Biên dịch và thử nghiệm thiết kế
Hình 5. Biên dịch và mô phỏng thiết kế
Để biên dịch và chạy thử nghiệm trình diễn trên phần cứng cũample thiết kế, hãy làm theo các bước sau:
- Đảm bảo phần cứng cũampthế hệ thiết kế le đã hoàn thành.
- Khởi chạy phần mềm Intel Quartus Prime Pro Edition và mở /quartus/agi_dp_demo.qpf.
- Nhấp vào Đang xử lý ➤ Bắt đầu biên dịch.
- Sau khi biên dịch thành công, phần mềm Intel Quartus Prime Pro Edition sẽ tạo tệp .sof file trong thư mục được chỉ định của bạn.
- Kết nối đầu nối DisplayPort RX trên thẻ con Bitec với nguồn DisplayPort bên ngoài, chẳng hạn như thẻ đồ họa trên PC.
- Kết nối đầu nối DisplayPort TX trên thẻ con Bitec với thiết bị chìm DisplayPort, chẳng hạn như máy phân tích video hoặc màn hình PC.
- Đảm bảo tất cả các công tắc trên bảng phát triển đều ở vị trí mặc định.
- Định cấu hình thiết bị Intel Agilex F-Tile đã chọn trên bảng phát triển bằng cách sử dụng .sof đã tạo file (Công cụ ➤ Lập trình viên ).
- Thiết bị chìm DisplayPort hiển thị video được tạo từ nguồn video.
Thông tin liên quan
Hướng dẫn sử dụng bộ công cụ phát triển FPGA Intel Agilex I-Series/
1.5.1. Tái tạo ELF File
Theo mặc định, ELF file được tạo khi bạn tạo thiết kế động examplà.
Tuy nhiên, trong một số trường hợp, bạn cần tạo lại ELF file nếu bạn sửa đổi phần mềm file hoặc tạo lại dp_core.qsys file. Tạo lại dp_core.qsys file cập nhật .sopcinfo file, yêu cầu bạn tạo lại ELF file.
- Đi đến /software và chỉnh sửa mã nếu cần.
- Đi đến /script và thực thi build script sau: source build_sw.sh
• Trên Windows, tìm kiếm và mở Nios II Command Shell. Trong Nios II Command Shell, đi tới /script và thực thi mã nguồn build_sw.sh.
Ghi chú: Để thực thi tập lệnh xây dựng trên Windows 10, hệ thống của bạn yêu cầu Hệ thống con Windows cho Linux (WSL). Để biết thêm thông tin về các bước cài đặt WSL, hãy tham khảo Sổ tay dành cho nhà phát triển phần mềm Nios II.
• Trên Linux, khởi chạy Trình thiết kế nền tảng và mở Công cụ ➤ Nios II Command Shell. Trong Nios II Command Shell, đi tới /script và thực thi mã nguồn build_sw.sh. - Hãy chắc chắn rằng một .elf file được tạo ra trong /phần mềm/dp_demo.
- Tải xuống .elf đã tạo file vào FPGA mà không cần biên dịch lại .sof file bằng cách chạy đoạn script sau: nios2-download /software/dp_demo/*.elf
- Nhấn nút đặt lại trên bo mạch FPGA để phần mềm mới có hiệu lực.
1.6. DisplayPort Intel FPGA IP Design Examptham số le
Bảng 2. DisplayPort Intel FPGA IP Design Example QSF ràng buộc cho Intel Agilex Ftile Device
| Ràng buộc QSF |
Sự miêu tả |
| set_global_assignment -tên VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Từ Quartus 22.2 trở đi, ràng buộc QSF này là cần thiết để kích hoạt luồng SRC (Bộ điều khiển đặt lại mềm) tùy chỉnh DisplayPort |
Bảng 3. DisplayPort Intel FPGA IP Design Example Tham số cho Thiết bị Intel Agilex F-tile
| Tham số | Giá trị | Sự miêu tả |
| Thiết kế sẵn cóample | ||
| Chọn thiết kế | •Không có •DisplayPort SST Parallel Loopback không có PCR •Vòng lặp song song DisplayPort SST với Giao diện video AXIS |
Chọn thiết kế cũamptập tin được tạo ra. •Không có: Không có thiết kế cũample có sẵn cho lựa chọn tham số hiện tại. •DisplayPort SST Parallel Loopback không có PCR: Thiết kế này cũamptập tin thể hiện vòng lặp song song từ DisplayPort chìm sang nguồn DisplayPort mà không có mô-đun Phục hồi đồng hồ điểm ảnh (PCR) khi bạn bật tham số Bật cổng hình ảnh đầu vào video. •DisplayPort SST Parallel Loopback với AXIS Video Interface: Thiết kế này cũamptập tin thể hiện vòng lặp song song từ DisplayPort chìm sang nguồn DisplayPort với giao diện AXIS Video khi Enable Active Video Data Protocols được đặt thành AXIS-VVP Full. |
| Thiết kế Example Files | ||
| Mô phỏng | Bật, tắt | Bật tùy chọn này để tạo các dữ liệu cần thiết files cho testbench mô phỏng. |
| Tổng hợp | Bật, tắt | Bật tùy chọn này để tạo các dữ liệu cần thiết files cho thiết kế phần cứng và biên dịch Intel Quartus Prime. |
| Định dạng HDL đã tạo | ||
| Phát ra File Định dạng | Verilog, VHDL | Chọn định dạng HDL ưa thích của bạn cho thiết kế cũ được tạoample filebộ. Lưu ý: Tùy chọn này chỉ xác định định dạng cho IP cấp cao nhất được tạo fileS. Tất cả khác files (ví dụ: cũample testbenches và cấp cao nhất files để trình diễn phần cứng) ở định dạng Verilog HDL. |
| Bộ phát triển mục tiêu | ||
| Chọn bảng | •Không có Bộ công cụ phát triển •Dòng Intel Agilex I Bộ phát triển |
Chọn bảng cho thiết kế cũ được nhắm mục tiêuamplà. |
| Tham số | Giá trị | Sự miêu tả |
| •Không có Bộ công cụ phát triển: Tùy chọn này loại trừ tất cả các khía cạnh phần cứng cho thiết kế cũample. Lõi P đặt tất cả các phép gán chân thành các chân ảo. • Bộ công cụ phát triển FPGA Intel Agilex I-Series: Tùy chọn này tự động chọn thiết bị mục tiêu của dự án để khớp với thiết bị trên bộ công cụ phát triển này. Bạn có thể thay đổi thiết bị mục tiêu bằng cách sử dụng tham số Thay đổi thiết bị mục tiêu nếu bản sửa đổi bảng của bạn có biến thể thiết bị khác. Lõi IP đặt tất cả các phép gán chân theo bộ công cụ phát triển. Lưu ý: Thiết kế sơ bộ Examptập tin không được xác minh về mặt chức năng trên phần cứng trong bản phát hành Quartus này. •Bộ công cụ phát triển tùy chỉnh: Tùy chọn này cho phép thiết kế cũamptập tin sẽ được thử nghiệm trên bộ công cụ phát triển của bên thứ ba với Intel FPGA. Bạn có thể cần phải tự mình thiết lập các bài tập ghim. |
||
| Thiết bị mục tiêu | ||
| Thay đổi thiết bị mục tiêu | Bật, tắt | Bật tùy chọn này và chọn biến thể thiết bị ưa thích cho bộ công cụ phát triển. |
Thiết kế vòng lặp song song Examptập
Thiết kế DisplayPort Intel FPGA IP cũampCác tập tin thể hiện quá trình lặp lại song song từ phiên bản DisplayPort RX sang phiên bản DisplayPort TX mà không có mô-đun Phục hồi đồng hồ điểm ảnh (PCR).
Bảng 4. DisplayPort Intel FPGA IP Design Examptập tin cho thiết bị Intel Agilex F-tile
| Thiết kế Example | Chỉ định | Tốc độ dữ liệu | Chế độ kênh | Loại lặp lại |
| Vòng lặp song song DisplayPort SST không có PCR | SST DisplayPort | RBR, HRB, HRB2, HBR3 | Đơn giản | Song song không PCR |
| Vòng lặp song song DisplayPort SST với Giao diện Video AXIS | SST DisplayPort | RBR, HRB, HRB2, HBR3 | Đơn giản | Song song với Giao diện Video AXIS |
2.1. Thiết kế vòng lặp song song Intel Agilex F-tile DisplayPort SST Đặc trưng
Thiết kế loopback song song SST cũampCác tập tin thể hiện việc truyền một luồng video đơn lẻ từ DisplayPort sink sang nguồn DisplayPort.
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
ISO 9001: 2015 đã đăng ký
Hình 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback không có PCR
- Trong biến thể này, tham số của nguồn DisplayPort, TX_SUPPORT_IM_ENABLE, được bật và giao diện hình ảnh video được sử dụng.
- Phần chìm DisplayPort nhận truyền phát video và âm thanh từ nguồn video bên ngoài như GPU và giải mã nó thành giao diện video song song.
- Đầu ra video chìm DisplayPort trực tiếp điều khiển giao diện video nguồn DisplayPort và mã hóa thành liên kết chính DisplayPort trước khi truyền tới màn hình.
- IOPLL điều khiển cả đồng hồ video nguồn và chìm DisplayPort ở một tần số cố định.
- Nếu tham số MAX_LINK_RATE của DisplayPort sink và nguồn được định cấu hình thành HBR3 và PIXELS_PER_CLOCK được định cấu hình thành Quad, thì đồng hồ video chạy ở 300 MHz để hỗ trợ tốc độ pixel 8Kp30 (1188/4 = 297 MHz).
Hình 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback với AXIS Video Giao diện
- Trong biến thể này, tham số chìm và nguồn DisplayPort, hãy chọn AXIS-VVP FULL trong BẬT GIAO THỨC DỮ LIỆU VIDEO HOẠT ĐỘNG để bật Giao diện dữ liệu video Axis.
- Phần chìm DisplayPort nhận truyền phát video và âm thanh từ nguồn video bên ngoài như GPU và giải mã nó thành giao diện video song song.
- DisplayPort Sink chuyển đổi luồng dữ liệu video thành dữ liệu video trục và điều khiển giao diện dữ liệu video trục nguồn DisplayPort thông qua Bộ đệm khung hình video VVP. Nguồn DisplayPort chuyển đổi dữ liệu video trục thành liên kết chính DisplayPort trước khi truyền tới màn hình.
- Trong biến thể thiết kế này, có ba đồng hồ video chính là rx/tx_axi4s_clk, rx_vid_clk và tx_vid_clk. axi4s_clk chạy ở 300 MHz cho cả hai mô-đun AXIS trong Nguồn và Phần chìm. rx_vid_clk chạy đường ống DP Sink Video ở 300 MHz (để hỗ trợ bất kỳ độ phân giải nào lên tới 8Kp30 4PIP), trong khi tx_vid_clk chạy đường ống DP Source Video ở tần số Đồng hồ pixel thực tế (chia cho PIP).
- Biến thể thiết kế này tự động định cấu hình tần số tx_vid_clk thông qua lập trình I2C cho SI5391B OSC trên bo mạch khi thiết kế phát hiện một công tắc ở độ phân giải.
- Biến thể thiết kế này chỉ thể hiện một số độ phân giải cố định như được xác định trước trong phần mềm DisplayPort, cụ thể là:
— 720p60, RGB
— 1080p60, RGB
— 4K30,RGB
— 4K60,RGB
2.2. Sơ đồ bấm giờ
Sơ đồ xung nhịp minh họa các miền đồng hồ trong thiết kế DisplayPort Intel FPGA IP examplà.
Hình 8. Sơ đồ xung nhịp cho Bộ thu phát DisplayPort của Intel Agilex F-tile
Bảng 5. Tín hiệu Sơ đồ Đồng hồ
| Đồng hồ trong sơ đồ |
Sự miêu tả |
| Giới thiệu SysPLL | Đồng hồ tham chiếu F-tile System PLL có thể là bất kỳ tần số đồng hồ nào có thể chia cho PLL hệ thống cho tần số đầu ra đó. Trong thiết kế này cũample, system_pll_clk_link và rx/tx refclk_link chia sẻ cùng refclk SysPLL 150 MHz. |
| Đồng hồ trong sơ đồ | Sự miêu tả |
| Nó phải là đồng hồ chạy tự do được kết nối từ chân đồng hồ tham chiếu của bộ thu phát chuyên dụng với cổng đồng hồ đầu vào của Reference và System PLL Clocks IP, trước khi kết nối cổng đầu ra tương ứng với DisplayPort Phy Top. Lưu ý: Đối với thiết kế cũ nàyample, cấu hình GUI Bộ điều khiển Đồng hồ Si5391A OUT6 thành 150 MHz. |
|
| hệ thống pll clk liên kết | Tần số đầu ra PLL hệ thống tối thiểu để hỗ trợ tất cả tốc độ DisplayPort là 320 MHz. Thiết kế này cũample sử dụng tần số đầu ra 900 MHz (cao nhất) để có thể chia sẻ refclk SysPLL với rx/tx refclk_link là 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR và Tx PLL Link refclk đã cố định thành 150 MHz để hỗ trợ tất cả tốc độ dữ liệu DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | Đồng hồ tốc độ liên kết DisplayPort với đồng hồ lõi IP DisplayPort. Tần suất tương đương với Tỷ lệ dữ liệu chia cho chiều rộng dữ liệu song song. Examplê: Tần suất = tốc độ dữ liệu/độ rộng dữ liệu = 8.1G (HBR3) / 40 bit = 202.5 MHz |
2.3. Bàn kiểm tra mô phỏng
Bàn kiểm tra mô phỏng mô phỏng vòng lặp nối tiếp DisplayPort TX tới RX.
Hình 9. Sơ đồ khối thử nghiệm mô phỏng chế độ DisplayPort Intel FPGA IP Simplex
Bảng 6. Các thành phần Testbench
| Thành phần | Sự miêu tả |
| Trình tạo mẫu video | Trình tạo này tạo ra các mẫu thanh màu mà bạn có thể định cấu hình. Bạn có thể tham số hóa thời gian định dạng video. |
| kiểm soát testbench | Khối này kiểm soát trình tự thử nghiệm của mô phỏng và tạo ra các tín hiệu kích thích cần thiết đến lõi TX. Khối điều khiển testbench cũng đọc giá trị CRC từ cả nguồn và phần chìm để so sánh. |
| Trình kiểm tra tần số đồng hồ tốc độ liên kết RX | Trình kiểm tra này xác minh xem tần số xung nhịp đã khôi phục của bộ thu phát RX có khớp với tốc độ dữ liệu mong muốn hay không. |
| Trình kiểm tra tần số đồng hồ tốc độ liên kết TX | Trình kiểm tra này xác minh xem tần số đồng hồ đã phục hồi của bộ thu phát TX có khớp với tốc độ dữ liệu mong muốn hay không. |
Testbench mô phỏng thực hiện các xác minh sau:
Bảng 7. Xác minh Testbench
| Tiêu chí kiểm tra |
Xác minh |
| • Đào tạo liên kết ở tốc độ dữ liệu HBR3 • Đọc các thanh ghi DPCD để kiểm tra xem Trạng thái DP có đặt và đo cả tần số Tốc độ liên kết TX và RX hay không. |
Tích hợp Trình kiểm tra tần số để đo tốc độ liên kết đầu ra tần số của đồng hồ từ bộ thu phát TX và RX. |
| • Chạy mẫu video từ TX đến RX. • Xác minh CRC cho cả nguồn và phần chìm để kiểm tra xem chúng có khớp không |
• Kết nối trình tạo mẫu video với Nguồn DisplayPort để tạo mẫu video. • Điều khiển testbench tiếp theo đọc cả CRC nguồn và Sink từ các thanh ghi DPTX và DPRX và so sánh để đảm bảo cả hai giá trị CRC giống hệt nhau. Lưu ý: Để đảm bảo CRC được tính toán, bạn phải bật tham số tự động hóa kiểm tra Support CTS. |
Lịch sử sửa đổi tài liệu cho F-Tile DisplayPort Intel FPGA IP Design Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2022.09.02 | 22. | 20.0.1 | • Đã thay đổi tiêu đề tài liệu từ DisplayPort Intel Agilex F-Tile FPGA IP Design Example Hướng dẫn sử dụng F-Tile DisplayPort Intel FPGA IP Design Example Hướng dẫn sử dụng. •Đã bật AXIS Video Design Exampbiến thể le. • Đã loại bỏ thiết kế Static Rate và thay thế bằng Multi Rate Design Examplà. • Đã xóa ghi chú trong DisplayPort Intel FPGA IP Design Example Hướng dẫn bắt đầu nhanh cho biết phiên bản phần mềm Intel Quartus Prime 21.4 chỉ hỗ trợ Preliminary Design Exampđồng nghiệp. • Đã thay thế hình Cấu trúc thư mục bằng hình chính xác. •Đã thêm phần Tái tạo ELF File trong phần Biên dịch và Kiểm tra Thiết kế. •Cập nhật phần Yêu cầu phần cứng và phần mềm để bao gồm phần cứng bổ sung yêu cầu. |
| 2021.12.13 | 21. | 20.0.0 | Phiên bản phát hành đầu tiên. |
Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là thương hiệu của Tập đoàn Intel hoặc các công ty con của Tập đoàn. Intel đảm bảo hiệu suất của các sản phẩm FPGA và chất bán dẫn của mình theo các thông số kỹ thuật hiện hành theo bảo hành tiêu chuẩn của Intel, nhưng bảo lưu quyền thay đổi bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc trách nhiệm pháp lý phát sinh từ ứng dụng hoặc việc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật thiết bị trước khi dựa vào bất kỳ thông tin được công bố nào và trước khi đặt hàng sản phẩm hoặc dịch vụ.
*Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
ISO 9001: 2015 đã đăng ký
Phiên bản trực tuyến
Gửi phản hồi
UG-20347
Mã số: 709308
Phiên bản: 2022.09.02
Tài liệu / Tài nguyên
 |
intel F-Tile DisplayPort FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng F-Tile DisplayPort FPGA IP Thiết kế Examptập tin, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, Thiết kế IP Example, UG-20347, 709308 |
