IP đồ họa
Thiết kế Example Hướng dẫn sử dụng
Ethernet F-Tile 25G Intel®
Đã cập nhật cho Intel® Quartus®
Bộ thiết kế chính: 22.3
Phiên bản IP: 1.0.0

Hướng dẫn bắt đầu nhanh

F-tile 25G Ethernet Intel FPGA IP cho các thiết bị Intel Agilex™ cung cấp khả năng tạo thiết kế cũamptập tin cho các cấu hình đã chọn.
Hình 1. Thiết kế Example Cách sử dụng

Cấu trúc thư mục

Hình 2. Thiết kế IP Intel FPGA IP 25G Ethernet Example Cấu trúc thư mục

• Sự mô phỏng files (testbench chỉ dành cho mô phỏng) được đặt tạiample_dir>/example_testbench.
• Thiết kế chỉ biên dịch cũample nằm ởample_dir>/compilation_test_design.
• Cấu hình và kiểm tra phần cứng files (thiết kế cũamptập tin trong phần cứng) nằm trongample_dir>/hardware_test_design.

Bảng 1. Danh mục và File Mô tả

File Tên	Sự miêu tả
eth_ex_25g.qpf	Dự án Intel Quartus® Prime file.
eth_ex_25g.qsf	Cài đặt dự án Intel Quartus Prime file.
eth_ex_25g.sdc	Tóm tắt ràng buộc thiết kế file. Bạn có thể sao chép và sửa đổi này file cho thiết kế lõi Intel FPGA IP 25GbE của riêng bạn.
eth_ex_25g.v	Thiết kế Verilog HDL cấp cao nhất cũample file. Thiết kế đơn kênh sử dụng Verilog file.
chung/	Thiết kế phần cứng cũamphỗ trợ files.
hwtest/main.tcl	Chủ yếu file để truy cập Bảng điều khiển hệ thống.

Tạo thiết kế Example

Hình 4. Example Design Tab trong F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Thực hiện theo các bước sau để tạo thiết kế phần cứng cũample và testbench:

1. Trong phiên bản Intel Quartus Prime Pro, bấm File ➤ New Project Wizard để tạo một dự án Quartus Prime mới, hoặc File ➤ Open Project để mở một dự án Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị.
2. Trong Danh mục IP, định vị và chọn IP Intel FPGA 25G Ethernet cho Agilex. Cửa sổ Biến thể IP Mới xuất hiện.
3. Chỉ định tên cấp cao nhất cho biến thể IP của bạn và nhấp vào OK. Trình chỉnh sửa tham số thêm .ip cấp cao nhất file đến dự án hiện tại một cách tự động. Nếu bạn được nhắc thêm .ip theo cách thủ công file vào dự án, nhấp Dự án ➤ Thêm/Xóa Files trong Project để thêm file.
4. Trong phần mềm Intel Quartus Prime Pro Edition, bạn phải chọn một thiết bị Intel Agilex cụ thể trong trường Thiết bị hoặc giữ thiết bị mặc định mà phần mềm Intel Quartus Prime đề xuất.
   Ghi chú: Thiết kế phần cứng cũample ghi đè lựa chọn bằng thiết bị trên bảng đích. Bạn chỉ định bảng mục tiêu từ menu thiết kế cũampcác tùy chọn trong Example Thiết kế tab.
5. Bấm OK. Trình chỉnh sửa thông số xuất hiện.
6. Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
7. Trên Example Thiết kế tab, cho Example thiết kế Files, chọn tùy chọn Mô phỏng để tạo testbench và chọn tùy chọn Tổng hợp để tạo thiết kế phần cứng cũample. Chỉ Verilog HDL files được tạo ra.
   Ghi chú: Không có lõi IP VHDL chức năng. Chỉ chỉ định Verilog HDL, cho thiết kế lõi IP cũ của bạnamplà.
8. Đối với Bộ công cụ phát triển mục tiêu, hãy chọn Bộ công cụ phát triển bộ thu phát-SoC Agilex I-series
9. Nhấp vào Tạo Exampnút Thiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
10. Nếu bạn muốn sửa đổi thiết kế cũample đường dẫn hoặc tên thư mục từ giá trị mặc định được hiển thị (alt_e25_f_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le (ample_dir>).
11. Nhấp vào OK.

1.2.1. Thiết kế cũamptham số le
Bảng 2. Các thông số trong Exampthẻ Thiết kế

Tham số	Sự miêu tả
Example thiết kế	Có sẵn cũamptập tin thiết kế cho cài đặt tham số IP. Chỉ một kênh cũampTập tin thiết kế được hỗ trợ cho IP này.
Example thiết kế Files	Các files để tạo cho các giai đoạn phát triển khác nhau. • Mô phỏng—tạo ra những thứ cần thiết files để mô phỏng exampthiết kế le. • Tổng hợp—tạo tổng hợp fileS. sử dụng những files để biên dịch thiết kế trong phần mềm Intel Quartus Prime Pro Edition để kiểm tra phần cứng và thực hiện phân tích thời gian tĩnh.
Phát ra File Định dạng	Định dạng RTL files cho mô phỏng—Verilog.
Chọn bảng	Phần cứng được hỗ trợ để thực hiện thiết kế. Khi bạn chọn một bo mạch phát triển Intel FPGA, hãy sử dụng thiết bị AGIB027R31B1E2VRO làm Thiết bị Mục tiêu cho thiết kế cũample thế hệ. Agilex I-series Transceiver-SoC Dev Kit: Tùy chọn này cho phép bạn kiểm tra thiết kế cũamptập tin trên bộ công cụ phát triển Intel FPGA IP đã chọn. Tùy chọn này sẽ tự động chọn Thiết bị đích của AGIB027R31B1E2VRO. Nếu bản sửa đổi bảng của bạn có loại thiết bị khác, bạn có thể thay đổi thiết bị đích. Không có: Tùy chọn này loại trừ các khía cạnh phần cứng cho thiết kế cũamplà.

1.3. Tạo Ngói Files

Tạo Hỗ trợ-Logic là một bước tiền tổng hợp được sử dụng để tạo liên quan đến khối ảnh filecần thiết cho mô phỏng và thiết kế phần cứng. Việc tạo gạch là cần thiết cho tất cả
Mô phỏng thiết kế dựa trên F-tile. Bạn phải hoàn thành bước này trước khi mô phỏng.

1. Tại dấu nhắc lệnh, hãy điều hướng đến thư mục compile_test_design trong tệp cũ của bạnample thiết kế: cd /compilation_test_design.
2. Chạy lệnh sau: quartus_tlg alt_eth_25g

1.4. Mô phỏng Thiết kế IP Intel FPGA IP F-tile 25G Ethernet 
Examptập tin Testbench
Bạn có thể biên dịch và mô phỏng thiết kế bằng cách chạy tập lệnh mô phỏng từ dấu nhắc lệnh.

1. Tại dấu nhắc lệnh, thay đổi thư mục làm việc mô phỏng testbench: cdample_dir>/ex_25g/sim.
2. Chạy mô phỏng thiết lập IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Bảng 3. Các bước mô phỏng Testbench

Trình mô phỏng	Hướng dẫn
VCS *	Trong dòng lệnh, gõ sh run_vcs.sh
Sim này*	Trong dòng lệnh, gõ vsim -do run_vsim.do -logfile vsim.log Nếu bạn muốn mô phỏng mà không hiển thị GUI QuestaSim, hãy nhập vsim -c -do run_vsim.do -logfile vsim.log
Nhịp -Xcelium*	Trong dòng lệnh, gõ sh run_xcelium.sh

Mô phỏng thành công kết thúc với thông báo sau:
Mô phỏng đã qua. hoặc Testbench hoàn thành.
Sau khi hoàn thành thành công, bạn có thể phân tích kết quả.
1.5. Biên dịch và cấu hình Design Examptập tin trong Phần cứng
Trình chỉnh sửa tham số lõi Intel FPGA IP 25G Ethernet cho phép bạn biên dịch và định cấu hình thiết kế cũamptập tin trên một bộ công cụ phát triển mục tiêu.

Để biên dịch và cấu hình một thiết kế cũamptập tin trên phần cứng, hãy làm theo các bước sau:

1. Khởi chạy phần mềm Intel Quartus Prime Pro Edition và chọn Xử lý ➤ Bắt đầu biên dịch để biên dịch thiết kế.
2. Sau khi bạn tạo một đối tượng SRAM file .sof, hãy làm theo các bước sau để lập trình thiết kế phần cứng cũamptập tin trên thiết bị Intel Agilex:
   một. Trên menu Công cụ, nhấp vào Lập trình viên.
   b. Trong Lập trình viên, nhấp vào Thiết lập phần cứng.
   c. Chọn một thiết bị lập trình.
   d. Chọn và thêm bo mạch Intel Agilex vào phiên Intel Quartus Prime Pro Edition của bạn.
   đ. Đảm bảo rằng Chế độ được đặt thành JTAG.
   f. Chọn thiết bị Intel Agilex và nhấp vào Thêm thiết bị. Lập trình viên hiển thị
   một sơ đồ khối của các kết nối giữa các thiết bị trên bo mạch của bạn.
   g. Trong hàng có .sof của bạn, hãy chọn hộp cho .sof.
   h. Chọn hộp trong cột Chương trình/Cấu hình.
   tôi. Nhấp vào Bắt đầu.

1.6. Kiểm tra thiết kế phần cứng Intel FPGA IP Ethernet F-tile 25G Example
Sau khi bạn biên dịch thiết kế lõi IP Intel FPGA IP F-tile 25G Ethernet cũampvà định cấu hình nó trên thiết bị Intel Agilex của mình, bạn có thể sử dụng Bảng điều khiển Hệ thống để lập trình lõi IP.
Để bật Bảng điều khiển hệ thống và kiểm tra thiết kế phần cứng cũample, hãy làm theo các bước sau:

1. Trong phần mềm Intel Quartus Prime Pro Edition, chọn Công cụ ➤ Hệ thống
   Công cụ gỡ lỗi ➤ Bảng điều khiển hệ thống để khởi chạy bảng điều khiển hệ thống.
2. Trong khung Bảng điều khiển Tcl, nhập cd hwtest để thay đổi thư mục thành /hardware_test_design/hwtest.
3. Gõ source main.tcl để mở kết nối tới JTAG bậc thầy.

Thực hiện theo quy trình kiểm tra trong phần Kiểm tra phần cứng của thiết kế cũamptập tin và quan sát kết quả kiểm tra trong Bảng điều khiển hệ thống.

Thiết kế Ethernet F-tile 25G Examptập tin cho các thiết bị Intel Agilex

Thiết kế Ethernet F-tile 25G cũampTập tin trình bày giải pháp Ethernet cho các thiết bị Intel Agilex sử dụng lõi IP Intel FPGA Ethernet 25G.
Tạo thiết kế cũample từ Example Thiết kế tab của trình chỉnh sửa thông số Intel FPGA IP Ethernet 25G. Bạn cũng có thể chọn tạo thiết kế có hoặc không có
tính năng Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Tính năng

• Hỗ trợ kênh Ethernet đơn hoạt động ở 25G.
• Tạo thiết kế cũamptập tin có tính năng RS-FEC.
• Cung cấp testbench và kịch bản mô phỏng.
• Khởi tạo Tham chiếu F-Tile và Đồng hồ PLL Hệ thống IP Intel FPGA dựa trên cấu hình IP.

2.2. Yêu cầu phần cứng và phần mềm
Intel sử dụng phần cứng và phần mềm sau để kiểm tra thiết kế cũamptập tin trong hệ thống Linux:

• Phần mềm Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS và trình giả lập Cadence Xcelium.
• Bộ công cụ phát triển SoC thu phát sê-ri Agilex I của Intel (AGIB027R31B1E2VRO) để thử nghiệm phần cứng.

2.3. Mô tả chức năng
Thiết kế Ethernet F-tile 25G cũamptập tin bao gồm biến thể lõi MAC+PCS+PMA. Các sơ đồ khối sau đây hiển thị các thành phần thiết kế và tín hiệu cấp cao nhất của biến thể lõi MAC+PCS+PMA trong thiết kế Ethernet F-tile 25G cũamplà.
Hình 5. Sơ đồ khối—Thiết kế Ethernet F-tile 25G Example (MAC+PCS+PMA Core Biến thể)

2.3.1. Thành phần thiết kế
Bảng 4. Thành phần thiết kế

Thành phần	Sự miêu tả
IP Intel FPGA 25G Ethernet F-tile	Bao gồm MAC, PCS và Bộ thu phát PHY, với cấu hình sau: • Biến thể cốt lõi: MAC+PCS+PMA • Bật kiểm soát luồng: Không bắt buộc • Cho phép tạo lỗi liên kết: Không bắt buộc • Bật thông qua lời mở đầu: Không bắt buộc • Bật thu thập số liệu thống kê: Không bắt buộc • Kích hoạt bộ đếm thống kê MAC: Không bắt buộc • Tần số đồng hồ tham chiếu: 156.25 Đối với thiết kế cũamptập tin có tính năng RS-FEC, thông số bổ sung sau được cấu hình: • Kích hoạt RS-FEC: Không bắt buộc
Tham chiếu F-Tile và Đồng hồ hệ thống PLL Intel FPGA IP	Cài đặt trình chỉnh sửa tham số Intel FPGA IP của F-Tile Reference và System PLL Clocks phù hợp với các yêu cầu của F-tile 25G Ethernet Intel FPGA IP. Nếu bạn tạo thiết kế cũample sử dụng Tạo Example thiết kế trong trình chỉnh sửa tham số IP, IP sẽ tự động khởi tạo. Nếu bạn tạo thiết kế cũ của riêng bạnamptập tin, bạn phải khởi tạo IP này theo cách thủ công và kết nối tất cả các cổng I/O. Để biết thông tin về IP này, hãy tham khảo Kiến trúc F-Tile và Hướng dẫn sử dụng PMA và FEC Direct PHY IP.
logic máy khách	Bao gồm: • Trình tạo lưu lượng, tạo các gói liên tục tới lõi IP Intel FPGA Ethernet 25G để truyền. • Giám sát lưu lượng, giám sát các gói bùng nổ đến từ lõi IP Intel FPGA Ethernet 25G.
Nguồn và thăm dò	Tín hiệu nguồn và đầu dò, bao gồm tín hiệu đầu vào thiết lập lại hệ thống mà bạn có thể sử dụng để gỡ lỗi.

Thông tin liên quan
Kiến trúc F-Tile và Hướng dẫn sử dụng PMA và FEC Direct PHY IP

Mô phỏng

Testbench gửi lưu lượng truy cập qua lõi IP, thực hiện bên truyền và bên nhận của lõi IP.
2.4.1. bàn thử nghiệm
Hình 6. Sơ đồ khối của F-tile 25G Ethernet Intel FPGA IP Design Example Bàn thử nghiệm mô phỏng

Bảng 5. Các thành phần Testbench

Thành phần	Sự miêu tả
Thiết bị đang thử nghiệm (DUT)	Lõi IP Intel FPGA 25G Ethernet.
Trình tạo gói Ethernet và Giám sát gói	• Trình tạo gói tạo khung và truyền tới DUT. • Packet Monitor theo dõi các đường dữ liệu TX và RX và hiển thị các khung trong bảng điều khiển giả lập.
Tham chiếu F-Tile và Đồng hồ hệ thống PLL Intel FPGA IP	Tạo đồng hồ tham chiếu PLL thu phát và hệ thống.

2.4.2. Thiết kế mô phỏng Example Thành phần
Bảng 6. Thiết kế Ethernet F-tile 25G Examptập tin Testbench File Mô tả

File Tên	Sự miêu tả
Testbench và Mô phỏng Files
cơ bản_avl_tb_top.v	Bàn kiểm tra cấp cao nhất file. Bàn thử nghiệm khởi tạo DUT, thực hiện cấu hình ánh xạ bộ nhớ Avalon® trên các thành phần thiết kế và logic máy khách, đồng thời gửi và nhận gói tin đến hoặc từ IP Intel FPGA Ethernet 25G.
Tập lệnh testbench
tiếp tục…

File Tên	Sự miêu tả
run_vsim.do	Tập lệnh ModelSim để chạy testbench.
run_vcs.sh	Kịch bản Synopsys VCS để chạy testbench.
run_xcelium.sh	Tập lệnh Cadence Xcelium để chạy testbench.

2.4.3. trường hợp thử nghiệm
Trường hợp thử nghiệm mô phỏng thực hiện các hành động sau:

1. Khởi tạo F-tile 25G Ethernet Intel FPGA IP và F-Tile Reference và System PLL Clocks Intel FPGA IP.
2. Đợi đồng hồ RX và tín hiệu trạng thái PHY ổn định.
3. In trạng thái PHY.
4. Gửi và nhận 10 dữ liệu hợp lệ.
5. Phân tích kết quả. Testbench thành công hiển thị “Testbench complete.”.

Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công:

Biên soạn

Thực hiện theo quy trình trong Biên dịch và Định cấu hình Design Example trong Phần cứng để biên dịch và định cấu hình thiết kế cũamptập tin trong phần cứng đã chọn.
Bạn có thể ước tính mức sử dụng tài nguyên và Fmax bằng cách sử dụng thiết kế chỉ biên dịch cũample. Bạn có thể biên dịch thiết kế của mình bằng lệnh Bắt đầu biên dịch trên
Trình đơn xử lý trong phần mềm Intel Quartus Prime Pro Edition. Quá trình biên dịch thành công sẽ tạo ra bản tóm tắt báo cáo biên dịch.
Để biết thêm thông tin, hãy tham khảo Biên dịch thiết kế trong Hướng dẫn sử dụng Intel Quartus Prime Pro Edition.
Thông tin liên quan

• Biên dịch và cấu hình Design Examptrong Phần cứng ở trang 7
• Tổng hợp thiết kế trong Hướng dẫn sử dụng phiên bản Intel Quartus Prime Pro

2.6. Kiểm tra phần cứng
Trong thiết kế phần cứng cũample, bạn có thể lập trình lõi IP ở chế độ vòng lặp nối tiếp nội bộ và tạo lưu lượng truy cập ở phía truyền, vòng này sẽ lặp lại qua phía nhận.
Thực hiện theo quy trình tại liên kết thông tin liên quan được cung cấp để kiểm tra thiết kế cũamptập tin trong phần cứng đã chọn.
Thông tin liên quan
Thử nghiệm thiết kế phần cứng Intel FPGA IP Ethernet F-tile 25G Example ở trang 8
2.6.1. Quy trình kiểm tra
Làm theo các bước sau để kiểm tra thiết kế cũample trong phần cứng:

1. Trước khi bạn chạy thử nghiệm phần cứng cho thiết kế này, ví dụample, bạn phải thiết lập lại hệ thống:
   một. Nhấp vào Công cụ ➤ Công cụ In-System Sources & Probes Editor cho GUI Nguồn và Probe mặc định.
   b. Chuyển đổi tín hiệu đặt lại hệ thống (Nguồn[3:0]) từ 7 thành 8 để áp dụng đặt lại và đưa tín hiệu đặt lại hệ thống về 7 để giải phóng hệ thống khỏi trạng thái đặt lại.
   c. Giám sát các tín hiệu Probe và đảm bảo rằng trạng thái hợp lệ.
2. Trong bảng điều khiển hệ thống, điều hướng đến thư mục hwtest và chạy lệnh: source main.tcl để chọn một JTAG bậc thầy. Theo mặc định, chữ J đầu tiênTAG bậc thầy trên JTAG chuỗi được chọn. Để chọn JTAG master cho các thiết bị Intel Agilex, hãy chạy lệnh này: set_jtag <number of appropriate JTAG chủ>. Bán tạiample: set_jtag 1.
3. Chạy các lệnh sau trong bảng điều khiển hệ thống để bắt đầu kiểm tra vòng lặp nối tiếp:

Bảng 7. Tham số Lệnh

Tham số	Sự miêu tả	Example Cách sử dụng
chkphy_status	Hiển thị tần số đồng hồ và trạng thái khóa PHY.	% chkphy_status 0 # Kiểm tra trạng thái của liên kết 0
chkmac_stats	Hiển thị các giá trị trong bộ đếm thống kê MAC.	% chkmac_stats 0 # Kiểm tra bộ đếm thống kê mac của liên kết 0
clear_all_stats	Xóa bộ đếm thống kê lõi IP.	% clear_all_stats 0 # Xóa bộ đếm thống kê của liên kết 0
start_gen	Khởi động bộ tạo gói tin.	% start_gen 0 # Bắt đầu tạo gói trên liên kết 0
stop_gen	Dừng bộ tạo gói.	% stop_gen 0 # Dừng tạo gói trên liên kết 0
loop_on	Bật loopback nối tiếp nội bộ.	% loop_on 0 # Bật loopback nội bộ trên liên kết 0
loop_off	Tắt loopback nối tiếp nội bộ.	% loop_off 0 # Tắt loopback nội bộ trên liên kết 0
reg_read	Trả về giá trị thanh ghi lõi IP tại .	%reg_read 0x402 # Đọc thanh ghi IP CSR tại địa chỉ 402 của liên kết 0
reg_write	viết đến thanh ghi lõi IP tại địa chỉ .	% reg_write 0x401 0x1 # Ghi 0x1 vào thanh ghi cào IP CSR tại địa chỉ 401 của liên kết 0

một. Nhập loop_on để bật chế độ loopback nối tiếp bên trong.
b. Nhập chkphy_status để kiểm tra trạng thái của PHY. Trạng thái TXCLK, RXCLK và RX phải có cùng các giá trị được hiển thị bên dưới để có liên kết ổn định:

c. Nhập clear_all_stats để xóa các thanh ghi thống kê TX và RX.
d. Nhập start_gen để bắt đầu tạo gói tin.
đ. Nhập stop_gen để ngừng tạo gói tin.
f. Nhập chkmac_stats để đọc bộ đếm thống kê TX và RX. Đảm bảo rằng:
tôi. Các khung gói được truyền khớp với các khung gói nhận được.
thứ hai. Không có khung lỗi nào được nhận.
g. Nhập loop_off để tắt vòng lặp nối tiếp bên trong.
Hình 7. Sample Đầu ra Kiểm tra—Bộ đếm Thống kê TX và RX

Lịch sử sửa đổi tài liệu cho F-tile 25G Ethernet FPGA IP Design Example Hướng dẫn sử dụng

Phiên bản tài liệu	Phiên bản Intel Quartus Prime	Phiên bản IP	Thay đổi
2022.10.14	22.3	1.0.0	Phiên bản phát hành đầu tiên.

Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.
Tiêu chuẩn ISO
9001:2015
Đăng ký

Phiên bản trực tuyến
Gửi phản hồi
Mã số: 750200
Phiên bản: 2022.10.14

Tài liệu / Tài nguyên

intel F-Tile 25G Ethernet FPGA Thiết kế IP Example [tập tin pdf] Hướng dẫn sử dụng Thiết kế IP FPGA Ethernet F-Tile 25G Examptập tin, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, Thiết kế IP Examplê, 750200

Tài liệu tham khảo

• Hướng dẫn sử dụng