F-Tile DisplayPort FPGA IP Design Example
Посібник користувача
F-Tile DisplayPort FPGA IP Design Example
Оновлено для Intel® Quartus® Prime Design Suite: 22.2 Версія IP: 21.0.1
DisplayPort Intel FPGA IP Design Example Короткий посібник
Пристрої DisplayPort Intel® F-tile мають імітаційний тестовий стенд і конструкцію апаратного забезпечення, яке підтримує компіляцію та тестування апаратного забезпечення FPGA IP design exampфайли для Intel Agilex™
DisplayPort Intel FPGA IP пропонує такий дизайн, напрamples:
- Паралельний шлейф DisplayPort SST без модуля Pixel Clock Recovery (PCR).
- Паралельний шлейф DisplayPort SST із відеоінтерфейсом AXIS
Коли ви створюєте дизайн напрample, редактор параметрів автоматично створює fileнеобхідні для моделювання, компіляції та тестування конструкції в апаратному забезпеченні.
Малюнок 1. Розвиток Сtages
Пов'язана інформація
- Посібник користувача DisplayPort Intel FPGA IP
- Перехід на Intel Quartus Prime Pro Edition
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
*Інші назви та бренди можуть бути власністю інших осіб.
ISO 9001: 2015 Зареєстровано
1.1. Структура каталогу
Рисунок 2. Структура каталогу
Таблиця 1. Дизайн Example Компоненти
| Папки | Files |
| rtl/ядро | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((будівельний блок DP PMA UX) |
| dp_rx_data_fifo. ip | |
| rx_top_phy . св | |
| rtl/tx_phy | dp_gxb_rx/ ((будівельний блок DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Вимоги до обладнання та програмного забезпечення
Intel використовує наступне апаратне та програмне забезпечення для перевірки дизайнуampле:
Обладнання
- Intel Agilex I-Series Development Kit
- Вихідний графічний процесор DisplayPort
- Приймач DisplayPort (монітор)
- Дочірня карта Bitec DisplayPort FMC Revision 8C
- Кабелі DisplayPort
програмне забезпечення
- Intel Quartus® Prime
- Симулятор Synopsys* VCS
1.3. Створення дизайну
Використовуйте редактор параметрів IP-параметрів DisplayPort Intel FPGA у програмному забезпеченні Intel Quartus Prime, щоб створити проект example.
Рисунок 3. Створення потоку проектування
- Виберіть Інструменти ➤ Каталог IP і виберіть Intel Agilex F-tile як сімейство цільових пристроїв.
Примітка: Дизайн прample підтримує лише пристрої Intel Agilex F-tile. - У каталозі IP знайдіть і двічі клацніть DisplayPort Intel FPGA IP. З’явиться вікно New IP Variation.
- Укажіть ім’я верхнього рівня для свого варіанту IP-адреси. Редактор параметрів зберігає параметри варіації IP у a file названий .ip.
- Виберіть пристрій Intel Agilex F-tile у полі «Пристрій» або збережіть вибір пристрою програмного забезпечення Intel Quartus Prime за умовчанням.
- Натисніть OK. З’явиться редактор параметрів.
- Налаштуйте потрібні параметри як для TX, так і для RX.
- Під дизайном Exampна вкладці виберіть DisplayPort SST Parallel Loopback Without PCR.
- Виберіть «Моделювання», щоб створити тестовий стенд, і виберіть «Синтез», щоб створити дизайн апаратного забезпеченняample. Ви повинні вибрати принаймні один із цих параметрів, щоб створити дизайн example fileс. Якщо вибрати обидва, час генерації подовжується.
- Для Target Development Kit виберіть Intel Agilex I-Series SOC Development Kit. Це спричиняє зміну цільового пристрою, вибраного на кроці 4, відповідно до пристрою в комплекті розробки. Для Intel Agilex I-Series SOC Development Kit пристроєм за замовчуванням є AGIB027R31B1E2VR0.
- Натисніть Generate ExampLe Design.
1.4. Симуляція дизайну
IP-дизайн DisplayPort Intel FPGA напрample testbench імітує послідовний цикл зворотного зв’язку від екземпляра TX до екземпляра RX. Внутрішній модуль генератора шаблонів відео керує примірником DisplayPort TX, а відеовихід примірника RX підключається до засобів перевірки CRC у випробувальному стенді.
Рисунок 4. Потік моделювання дизайну
- Перейдіть до папки симулятора Synopsys і виберіть VCS.
- Запустіть сценарій моделювання.
Джерело vcs_sim.sh - Сценарій виконує Quartus TLG, компілює та запускає тестовий стенд у симуляторі.
- Проаналізуйте результат.
Успішна симуляція завершується порівнянням SRC Source і Sink.
1.5. Складання та тестування дизайну
Рисунок 5. Компіляція та моделювання проекту
Для компіляції та запуску демонстраційного тесту на апаратному забезпеченні напрampдизайн файлу, виконайте такі дії:
- Переконайтеся, що обладнання напрampстворення дизайну завершено.
- Запустіть і відкрийте програмне забезпечення Intel Quartus Prime Pro Edition / quartus/agi_dp_demo.qpf.
- Натисніть «Обробка» ➤ «Почати компіляцію».
- Після успішної компіляції програмне забезпечення Intel Quartus Prime Pro Edition створює файл .sof file у вказаному вами каталозі.
- Підключіть роз’єм DisplayPort RX дочірньої карти Bitec до зовнішнього джерела DisplayPort, наприклад відеокарти на ПК.
- Підключіть роз’єм DisplayPort TX дочірньої карти Bitec до пристрою-приймача DisplayPort, такого як відеоаналізатор або монітор ПК.
- Переконайтеся, що всі перемикачі на платі розробки знаходяться в положенні за замовчуванням.
- Налаштуйте вибраний пристрій Intel Agilex F-Tile на платі розробки за допомогою створеного файлу .sof file (Інструменти ➤ Програматор ).
- Пристрій-приймач DisplayPort відображає відео, створене з джерела відео.
Пов'язана інформація
Intel Agilex I-Series FPGA Development Kit Посібник користувача/
1.5.1. Регенеруючий ELF File
За замовчуванням ELF file генерується, коли ви створюєте динамічний дизайн напрample.
Однак у деяких випадках потрібно відновити ELF file якщо ви зміните програмне забезпечення file або повторно згенеруйте dp_core.qsys file. Відновлення dp_core.qsys file оновлює .sopcinfo file, що вимагає від вас регенерації ELF file.
- Йти до /software і за потреби відредагуйте код.
- Йти до /script і виконайте наступний сценарій збірки: source build_sw.sh
• У Windows знайдіть і відкрийте командну оболонку Nios II. У командній оболонці Nios II перейдіть до /script і виконайте вихідний файл build_sw.sh.
Примітка: Щоб виконати сценарій збірки в Windows 10, вашій системі потрібні підсистеми Windows для Linux (WSL). Щоб отримати додаткові відомості про кроки встановлення WSL, зверніться до посібника розробника програмного забезпечення Nios II.
• У Linux запустіть Platform Designer і відкрийте Tools ➤ Nios II Command Shell. У командній оболонці Nios II перейдіть до /script і виконайте вихідний файл build_sw.sh. - Переконайтеся, що .elf file генерується в /програмне забезпечення/ dp_demo.
- Завантажте згенерований .elf file у FPGA без перекомпіляції .sof file запустивши такий сценарій: nios2-download /software/dp_demo/*.elf
- Натисніть кнопку скидання на платі FPGA, щоб нове програмне забезпечення вступило в силу.
1.6. DisplayPort Intel FPGA IP Design Example Параметри
Таблиця 2. DisplayPort Intel FPGA IP Design Example обмеження QSF для пристрою Intel Agilex Ftile
| Обмеження QSF |
опис |
| set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Починаючи з Quartus 22.2 і далі, це обмеження QSF потрібне для ввімкнення спеціального потоку SRC (контролер м’якого скидання) DisplayPort |
Таблиця 3. DisplayPort Intel FPGA IP Design Example Параметри для пристрою Intel Agilex F-tile
| Параметр | Значення | опис |
| Доступний дизайн Прample | ||
| Виберіть Дизайн | • Жодного • Паралельний шлейф DisplayPort SST без PCR • Паралельний шлейф DisplayPort SST із відеоінтерфейсом AXIS |
Виберіть дизайн напрampфайл, який буде згенерований. •Немає: немає дизайнуample доступний для вибору поточного параметра. • Паралельний шлейф DisplayPort SST без PCR: ця конструкція напрampLe демонструє паралельний зворотний зв’язок від приймача DisplayPort до джерела DisplayPort без модуля відновлення синхронізації пікселів (PCR), коли ви вмикаєте параметр «Увімкнути порт зображення вхідного відео». •DisplayPort SST Parallel Loopback з відеоінтерфейсом AXIS: ця конструкція напрampLe демонструє паралельний зворотний зв’язок від приймача DisplayPort до джерела DisplayPort за допомогою відеоінтерфейсу AXIS, коли для параметра «Увімкнути активні протоколи відеоданих» встановлено значення AXIS-VVP Full. |
| Дизайн Прample Files | ||
| Симуляція | Увімкнено, вимкнено | Увімкніть цю опцію, щоб згенерувати необхідні files для тестового стенду моделювання. |
| Синтез | Увімкнено, вимкнено | Увімкніть цю опцію, щоб згенерувати необхідні files для компіляції Intel Quartus Prime і апаратного забезпечення. |
| Згенерований формат HDL | ||
| Генерувати File Формат | Verilog, VHDL | Виберіть бажаний формат HDL для створеного дизайнуample fileвстановити. Примітка. Ця опція визначає лише формат для створеної IP-адреси верхнього рівня fileс. Всі інші files (наприклад, напрample testbenches і верхнього рівня files для демонстрації обладнання) знаходяться у форматі Verilog HDL. |
| Набір цільового розвитку | ||
| Виберіть дошку | • Немає комплекту розробки •Intel Agilex серії I Набір для розробки |
Виберіть дошку для цільового дизайну, напрample. |
| Параметр | Значення | опис |
| • Без набору для розробки: ця опція виключає всі апаратні аспекти дизайну, напрample. Ядро P встановлює всі призначення контактів на віртуальні контакти. • Intel Agilex I-Series FPGA Development Kit: цей параметр автоматично вибирає цільовий пристрій проекту, щоб відповідати пристрою в цьому комплекті розробки. Ви можете змінити цільовий пристрій за допомогою параметра Змінити цільовий пристрій, якщо ваша версія плати має інший варіант пристрою. IP-ядро встановлює всі призначення контактів відповідно до комплекту розробки. Примітка: Попередній проект Exampфайл не перевірено на функціональність апаратного забезпечення в цьому випуску Quartus. • Нестандартний набір для розробки: ця опція дозволяє розробляти напрample для тестування на сторонньому наборі для розробки з Intel FPGA. Можливо, вам доведеться самостійно встановити призначення контактів. |
||
| Цільовий пристрій | ||
| Змінити цільовий пристрій | Увімкнено, вимкнено | Увімкніть цю опцію та виберіть бажаний варіант пристрою для комплекту розробки. |
Паралельний дизайн петлі Прampлес
IP-дизайн DisplayPort Intel FPGA напрampдемонструють паралельний зворотний зв’язок від екземпляра DisplayPort RX до екземпляра DisplayPort TX без модуля відновлення синхронізації пікселів (PCR).
Таблиця 4. DisplayPort Intel FPGA IP Design Exampфайл для пристрою Intel Agilex F-tile
| Дизайн Прample | Позначення | Швидкість передачі даних | Режим каналу | Тип петлі |
| Паралельний шлейф DisplayPort SST без PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | Паралель без ПЛР |
| Паралельний шлейф DisplayPort SST із відеоінтерфейсом AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | Паралельно з відеоінтерфейсом AXIS |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design особливості
Паралельна петлева конструкція SST напрampдемонструють передачу одного відеопотоку від приймача DisplayPort до джерела DisplayPort.
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги. *Інші назви та бренди можуть бути власністю інших осіб.
ISO 9001: 2015 Зареєстровано
Малюнок 6. Intel Agilex F-tile DisplayPort SST Паралельний шлейф без PCR
- У цьому варіанті ввімкнено параметр джерела DisplayPort, TX_SUPPORT_IM_ENABLE, і використовується інтерфейс відеозображення.
- Приймач DisplayPort отримує потокове відео та/або аудіо із зовнішнього джерела відео, наприклад GPU, і декодує його в паралельний відеоінтерфейс.
- Вихідний відеосигнал DisplayPort напряму управляє вихідним відеоінтерфейсом DisplayPort і кодує в основне з’єднання DisplayPort перед передачею на монітор.
- IOPLL управляє тактовими сигналами як приймача DisplayPort, так і вихідного відеосигналу з фіксованою частотою.
- Якщо параметр MAX_LINK_RATE джерела DisplayPort налаштовано на HBR3, а PIXELS_PER_CLOCK налаштовано на Quad, тактова частота відео працює на 300 МГц для підтримки швидкості пікселів 8Kp30 (1188/4 = 297 МГц).
Рисунок 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback з AXIS Video Інтерфейс
- У цьому варіанті для параметра джерела та приймача DisplayPort виберіть AXIS-VVP FULL у розділі ENABLE ACTIVE VIDEO DATA PROTOCOLS, щоб увімкнути інтерфейс відеоданих Axis.
- Приймач DisplayPort отримує потокове відео та/або аудіо із зовнішнього джерела відео, наприклад GPU, і декодує його в паралельний відеоінтерфейс.
- Приймач DisplayPort перетворює потік відеоданих у відеодані осі та керує інтерфейсом відеоданих вихідної осі DisplayPort через VVP Video Frame Buffer. DisplayPort Source перетворює відеодані осі в основне посилання DisplayPort перед передачею на монітор.
- У цьому варіанті конструкції є три основних відеотактових генератора, а саме rx/tx_axi4s_clk, rx_vid_clk і tx_vid_clk. axi4s_clk працює на частоті 300 МГц для обох модулів AXIS у Source і Sink. rx_vid_clk запускає конвеєр DP Sink Video на частоті 300 МГц (для підтримки будь-якої роздільної здатності до 8Kp30 4PIP), тоді як tx_vid_clk запускає конвеєр DP Source Video на фактичній частоті Pixel Clock (поділеній на PIP).
- Цей варіант конструкції автоматично налаштовує частоту tx_vid_clk через програмування I2C для вбудованого SI5391B OSC, коли конструкція виявляє перемикання роздільної здатності.
- Цей варіант конструкції демонструє лише фіксовану кількість роздільних здатностей, попередньо визначених у програмному забезпеченні DisplayPort, а саме:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Схема синхронізації
Схема тактування ілюструє домени тактування в дизайні DisplayPort Intel FPGA IP, напрample.
Рисунок 8. Схема тактування трансивера DisplayPort F-tile Intel Agilex
Таблиця 5. Сигнали тактової схеми
| Годинник на схемі |
опис |
| SysPLL refclk | F-плитка Опорний тактовий сигнал системної ФАПЧ, який може бути будь-якою тактовою частотою, яка ділиться на системну ФАПЧ для цієї вихідної частоти. У цій конструкції напрample, system_pll_clk_link і rx/tx refclk_link спільно використовують 150 МГц SysPLL refclk. |
| Годинник на схемі | опис |
| Перед підключенням відповідного вихідного порту до DisplayPort Phy Top це має бути вільний тактовий сигнал, який під’єднано від спеціального контакту опорного тактового сигналу трансивера до вхідного порту тактового сигналу Reference and System PLL Clocks IP. Примітка. Для цього дизайну напрample, налаштуйте Clock Controller GUI Si5391A OUT6 на 150 МГц. |
|
| система pll clk посилання | Мінімальна вихідна частота системи PLL для підтримки всіх показників DisplayPort становить 320 МГц. Цей дизайн напрampУ файлі використовується вихідна частота 900 МГц (найвища), щоб refclk SysPLL можна було спільно використовувати з refclk_link rx/tx, який становить 150 МГц. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR і Tx PLL Link refclk, який встановлено на 150 МГц для підтримки всіх швидкостей передачі даних DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | Швидкість з’єднання DisplayPort Clock to core DisplayPort IP. Частота, еквівалентна швидкості передачі даних, поділена на ширину паралельних даних. Exampле: Частота = швидкість передачі даних / ширина даних = 8.1G (HBR3) / 40 біт = 202.5 МГц |
2.3. Симуляційний тестовий стенд
Симуляційний тестовий стенд імітує послідовний шлейф DisplayPort TX до RX.
Малюнок 9. Блок-схема тестового стенду моделювання в симплексному режимі DisplayPort Intel FPGA IP
Таблиця 6. Компоненти випробувального стенду
| компонент | опис |
| Генератор шаблонів відео | Цей генератор створює шаблони кольорових смуг, які ви можете налаштувати. Ви можете налаштувати синхронізацію формату відео. |
| Контроль випробувального стенду | Цей блок керує тестовою послідовністю моделювання та генерує необхідні стимулюючі сигнали для ядра TX. Блок керування тестовим стендом також зчитує значення CRC як з джерела, так і з приймача, щоб провести порівняння. |
| RX Link Speed Clock Frequency Checker | Ця перевірка перевіряє, чи відповідає відновлена тактова частота трансивера RX бажаній швидкості передачі даних. |
| TX Link Speed Clock Frequency Checker | Ця перевірка перевіряє, чи відповідає відновлена тактова частота трансивера TX бажаній швидкості передачі даних. |
Симуляційний тестовий стенд виконує такі перевірки:
Таблиця 7. Тестовий стенд
| Критерії тестування |
Перевірка |
| • Навчання зв'язку зі швидкістю передачі даних HBR3 • Прочитайте регістри DPCD, щоб перевірити, чи DP Status встановлює та вимірює частоту як TX, так і RX Link Speed. |
Інтегрований засіб перевірки частоти для вимірювання швидкості з’єднання Вихід тактової частоти з трансиверів TX і RX. |
| • Запустіть шаблон відео від TX до RX. • Перевірте CRC для джерела та приймача, щоб перевірити, чи вони збігаються |
• Підключає генератор відеошаблонів до джерела DisplayPort для створення відеошаблону. • Далі керування Testbench зчитує CRC джерела та приймача з регістрів DPTX і DPRX і порівнює, щоб переконатися, що значення CRC ідентичні. Примітка. Щоб забезпечити обчислення CRC, необхідно ввімкнути параметр автоматизації тестування Support CTS. |
Історія версій документа для F-Tile DisplayPort Intel FPGA IP Design Example Посібник користувача
| Версія документа | Версія Intel Quartus Prime | Версія IP | Зміни |
| 2022.09.02 | 22. | 20.0.1 | •Змінено назву документа з DisplayPort Intel Agilex F-Tile FPGA IP Design Example Посібник користувача F-Tile DisplayPort Intel FPGA IP Design Прample Посібник користувача. • Увімкнено AXIS Video Design Example variant. • Видалено дизайн Static Rate і замінено на Multi Rate Design Example. • Видалено примітку в DisplayPort Intel FPGA IP Design Example Quick Start Guide, у якому зазначено, що версія програмного забезпечення Intel Quartus Prime 21.4 підтримує лише Preliminary Design Exampлес. • Замінено малюнок структури каталогу на правильний малюнок. •Додано розділ Regenerating ELF File у розділі Компіляція та тестування дизайну. • Оновлено розділ «Вимоги до обладнання та програмного забезпечення», щоб включити додаткове обладнання вимоги. |
| 2021.12.13 | 21. | 20.0.0 | Початковий випуск. |
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
*Інші назви та бренди можуть бути власністю інших осіб.
ISO 9001: 2015 Зареєстровано
Онлайн-версія
Надіслати відгук
УГ-20347
ID: 709308
Версія: 2022.09.02
Документи / Ресурси
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdfПосібник користувача F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Exampле, UG-20347, 709308 |
