FPGA IP
Дизайн Прample Посібник користувача
F-Tile 25G Ethernet Intel®
Оновлено для Intel® Quartus®
Prime Design Suite: 22.3
Версія IP: 1.0.0
Короткий посібник
F-tile 25G Ethernet Intel FPGA IP для пристроїв Intel Agilex™ надає можливість генерувати дизайнampфайли для вибраних конфігурацій.
Малюнок 1. Дизайн Example Використання
Структура каталогу
Рисунок 2. 25G Ethernet Intel FPGA IP Design Example Структура каталогу
- Симуляція files (тестовий стенд лише для моделювання) знаходяться вample_dir>/прample_testbench.
- Дизайн лише для компіляції, напрample знаходиться вample_dir>/ compilation_test_design.
- Конфігурація апаратного забезпечення та тестування files (дизайн напрample in hardware) знаходяться вample_dir>/hardware_test_design.
Таблиця 1. Довідник і File Описи
| File імена | опис |
| eth_ex_25g.qpf | Проект Intel Quartus® Prime file. |
| eth_ex_25g.qsf | Налаштування проекту Intel Quartus Prime file. |
| eth_ex_25g.sdc | Обмеження дизайну Synopsys file. Ви можете копіювати та змінювати це file для вашого власного ядра ядра Intel FPGA 25GbE. |
| eth_ex_25g.v | Дизайн Verilog HDL верхнього рівня напрample file. Одноканальний дизайн використовує Verilog file. |
| спільний/ | Розробка апаратного забезпечення напрampпідтримка files. |
| hwtest/main.tcl | Головна file для доступу до системної консолі. |
Створення дизайну Example
малюнок 4. ExampВкладка «Дизайн» у F-tile 25G Ethernet Intel FPGA IP Parameter Editor
Виконайте ці кроки, щоб створити дизайн апаратного забезпеченняampфайл і тестовий стенд:
- У Intel Quartus Prime Pro Edition натисніть File ➤ Майстер нового проекту, щоб створити новий проект Quartus Prime, або File ➤ Відкрити проект, щоб відкрити існуючий проект Quartus Prime. Майстер запропонує вказати пристрій.
- У каталозі IP знайдіть і виберіть 25G Ethernet Intel FPGA IP для Agilex. З’явиться вікно New IP Variation.
- Укажіть ім’я верхнього рівня для свого варіанту IP-адреси та натисніть OK. Редактор параметрів додає .ip верхнього рівня file до поточного проекту автоматично. Якщо вам буде запропоновано вручну додати .ip file до проекту натисніть «Проект» ➤ «Додати/Видалити». Files у Project, щоб додати file.
- У програмному забезпеченні Intel Quartus Prime Pro Edition ви повинні вибрати певний пристрій Intel Agilex у полі «Пристрій» або зберегти пристрій за замовчуванням, запропонований програмним забезпеченням Intel Quartus Prime.
Примітка: Конструкція апаратного забезпечення напрample перезаписує вибраний пристрій на цільовій платі. Ви вказуєте цільову дошку з меню дизайну напрampпараметри le у ExampВкладка «Дизайн». - Натисніть OK. З’явиться редактор параметрів.
- На вкладці IP вкажіть параметри для вашої варіації ядра IP.
- На ексample Вкладка «Дизайн», напрample Дизайн Files, виберіть опцію Simulation, щоб створити тестовий стенд, і виберіть опцію Synthesis, щоб створити дизайн апаратного забезпечення, напр.ample. Тільки Verilog HDL files генеруються.
Примітка: Функціональне IP-ядро VHDL недоступне. Укажіть лише Verilog HDL для вашого дизайну IP-ядра, напрample. - Для Target Development Kit виберіть Agilex I-series Transceiver-SoC Dev Kit
- Натисніть Generate Example Кнопка дизайну. Виберіть прикладampЗ'явиться вікно каталогу дизайну.
- Якщо ви бажаєте змінити дизайн напрampшлях до каталогу файлів або ім’я з відображених значень за замовчуванням (alt_e25_f_0_example_design), перейдіть до нового шляху та введіть новий дизайн напрampім'я каталогу файлів (ample_dir>).
- Натисніть OK.
1.2.1. Дизайн Прample Параметри
Таблиця 2. Параметри у випрampВкладка «Дизайн».
| Параметр | опис |
| Example Дизайн | Доступний напрampпроекти файлів для параметрів IP. Тільки одноканальний прampдизайн файлу підтримується для цього IP. |
| Example Дизайн Files | The files для створення для різних фаз розробки. • Моделювання—генерує необхідне files для моделювання ексampдизайн. • Синтез — генерує синтез fileс. Використовуйте ці files для компіляції проекту в програмному забезпеченні Intel Quartus Prime Pro Edition для тестування обладнання та виконання статичного аналізу часу. |
| Генерувати File Формат | Формат RTL files для моделювання—Verilog. |
| Виберіть дошку | Підтримуване обладнання для реалізації дизайну. Коли ви обираєте плату розробки Intel FPGA, використовуйте пристрій AGIB027R31B1E2VRO як цільовий пристрій для розробки напр.ample покоління. Agilex I-series Transceiver-SoC Dev Kit: Ця опція дає змогу протестувати конструкціюampна вибраному комплекті розробки Intel FPGA IP. Цей параметр автоматично вибирає цільовий пристрій AGIB027R31B1E2VRO. Якщо ваша версія плати має інший клас пристрою, ви можете змінити цільовий пристрій. немає: Ця опція виключає апаратні аспекти дизайну, напрample. |
1.3. Створення плитки Files
Генерація логіки підтримки — це етап попереднього синтезу, який використовується для генерації плиток fileнеобхідні для моделювання та проектування обладнання. Генерація плитки потрібна для всіх
Моделювання дизайну на основі F-плитки. Ви повинні виконати цей крок перед симуляцією.
- У командному рядку перейдіть до папки compilation_test_design у вашому exampдизайн файлу: cd /compilation_test_design.
- Виконайте таку команду: quartus_tlg alt_eth_25g
1.4. Симуляція F-tile 25G Ethernet Intel FPGA IP Design
Example Testbench
Ви можете скомпілювати та моделювати проект, запустивши сценарій моделювання з командного рядка.
- У командному рядку змініть робочий каталог тестового стенда, що моделює: cdample_dir>/ex_25g/sim.
- Запустіть симуляцію налаштування IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Таблиця 3. Етапи моделювання тестового стенду
| Симулятор | Інструкції |
| VCS* | У командному рядку введіть sh run_vcs.sh |
| QuestaSim* | У командному рядку введіть vsim -do run_vsim.do -logfile vsim.log Якщо ви віддаєте перевагу симуляції без виклику QuestaSim GUI, введіть vsim -c -do run_vsim.do -logfile vsim.log |
| Cadence -Xcelium* | У командному рядку введіть sh run_xcelium.sh |
Успішна симуляція завершується таким повідомленням:
Симуляція пройдена. або TestBench завершено.
Після успішного проходження можна проаналізувати результати.
1.5. Компіляція та налаштування дизайну Прampу розділі Обладнання
Редактор основних параметрів IP 25G Ethernet Intel FPGA дозволяє компілювати та налаштовувати дизайнampна цільовому комплекті розробки.
Для компіляції та налаштування дизайну напрampна апаратному забезпеченні, виконайте такі дії:
- Запустіть програмне забезпечення Intel Quartus Prime Pro Edition і виберіть «Обробка» ➤ «Почати компіляцію», щоб скомпілювати дизайн.
- Після створення об’єкта SRAM file .sof, виконайте ці кроки, щоб запрограмувати дизайн апаратного забезпечення, наприкладampфайл на пристрої Intel Agilex:
a. У меню «Інструменти» виберіть «Програміст».
b. У Програматорі клацніть Hardware Setup.
в. Виберіть пристрій програмування.
d. Виберіть і додайте плату Intel Agilex до свого сеансу Intel Quartus Prime Pro Edition.
д. Переконайтеся, що режим встановлено на JTAG.
f. Виберіть пристрій Intel Agilex і натисніть «Додати пристрій». Відображається програматор
блок-схему з’єднань між пристроями на платі.
g. У рядку з вашим .sof поставте прапорець для .sof.
ч. Поставте прапорець у стовпці Програмувати/Налаштувати.
i. Натисніть кнопку Пуск.
1.6. Тестування апаратного забезпечення F-tile 25G Ethernet Intel FPGA IPample
Після компіляції F-tile 25G Ethernet Intel FPGA IP ядра, напрample та налаштуйте його на своєму пристрої Intel Agilex, ви можете використовувати системну консоль для програмування IP-ядра.
Щоб увімкнути системну консоль і перевірити апаратне забезпечення, напрample, виконайте такі дії:
- У програмному забезпеченні Intel Quartus Prime Pro Edition виберіть «Інструменти» ➤ «Система».
Інструменти налагодження ➤ System Console, щоб запустити системну консоль. - На панелі консолі Tcl введіть cd hwtest, щоб змінити каталог на / hardware_test_design/hwtest.
- Введіть джерело main.tcl, щоб відкрити підключення до JTAG майстер.
Виконайте процедуру тестування в розділі «Тестування апаратного забезпечення» проектуample та спостерігайте за результатами тестування на системній консолі.
F-tile 25G Ethernet Design Exampфайл для пристроїв Intel Agilex
Конструкція F-tile 25G Ethernet exampLe демонструє рішення Ethernet для пристроїв Intel Agilex із використанням IP-ядра Intel FPGA 25G Ethernet.
Створіть дизайн напрample з ExampВкладка Design редактора IP-параметрів 25G Ethernet Intel FPGA. Ви також можете створити дизайн із або без
функцію прямого виправлення помилок Ріда-Соломона (RS-FEC).
2.1. особливості
- Підтримує один канал Ethernet, що працює на швидкості 25G.
- Створює дизайн exampфайл із функцією RS-FEC.
- Надає тестовий стенд і сценарій моделювання.
- Створює екземпляр F-Tile Reference та System PLL Clocks Intel FPGA IP на основі конфігурації IP.
2.2. Вимоги до обладнання та програмного забезпечення
Intel використовує наступне апаратне та програмне забезпечення для перевірки дизайнуampфайл у системі Linux:
- Програмне забезпечення Intel Quartus Prime Pro Edition.
- Симулятор Siemens* EDA QuestaSim, Synopsys* VCS і Cadence Xcelium.
- Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) для тестування обладнання.
2.3. Функціональний опис
Конструкція F-tile 25G Ethernet exampфайл складається з основного варіанту MAC+PCS+PMA. Наступні блок-схеми показують компоненти конструкції та сигнали верхнього рівня варіанту ядра MAC+PCS+PMA у дизайні F-tile 25G Ethernet example.
малюнок 5. Блок-схема — F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)
2.3.1. Компоненти дизайну
Таблиця 4. Компоненти дизайну
| компонент | опис |
| F-tile 25G Ethernet Intel FPGA IP | Складається з MAC, PCS і трансивера PHY з такою конфігурацією: • Основний варіант: MAC+PCS+PMA • Увімкнути керування потоком: необов'язковий • Увімкнути генерацію помилок посилання: необов'язковий • Увімкнути передачу преамбули: необов'язковий • Увімкнути збір статистики: необов'язковий • Увімкнути лічильники статистики MAC: необов'язковий • Довідкова тактова частота: 156.25 Для дизайну прampз функцією RS-FEC налаштовується такий додатковий параметр: • Увімкнути RS-FEC: необов'язковий |
| F-Tile Reference та тактові частоти системи PLL Intel FPGA IP | Параметри редактора параметрів F-Tile Reference та System PLL Clocks Intel FPGA IP відповідають вимогам F-tile 25G Ethernet Intel FPGA IP. Якщо ви створите дизайн напрampвикористання le Створити Example Дизайн у редакторі параметрів IP, екземпляр IP створюється автоматично. Якщо ви створюєте власний дизайн, напрample, ви повинні вручну створити екземпляр цієї IP-адреси та підключити всі порти введення/виведення. Щоб отримати інформацію про цю IP-адресу, зверніться до F-Tile Architecture та PMA та FEC Direct PHY IP Посібник користувача. |
| Клієнтська логіка | Складається з: • Генератор трафіку, який генерує пакетні пакети до IP-ядра 25G Ethernet Intel FPGA для передачі. • Монітор трафіку, який відстежує пакети пакетів, що надходять від ядра 25G Ethernet Intel FPGA IP. |
| Джерело та дослідження | Джерело та пробні сигнали, включаючи вхідний сигнал скидання системи, який можна використовувати для налагодження. |
Пов'язана інформація
F-Tile Architecture та PMA та FEC Direct PHY IP Посібник користувача
Симуляція
Тестовий стенд надсилає трафік через ядро IP, перевіряючи сторони передачі та сторони прийому ядра IP.
2.4.1. Тестовий стенд
Рисунок 6. Блок-схема F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench
Таблиця 5. Компоненти випробувального стенду
| компонент | опис |
| Тестовий пристрій (DUT) | IP-ядро Intel FPGA 25G Ethernet. |
| Генератор пакетів Ethernet і моніторинг пакетів | • Генератор пакетів генерує кадри та передає їх на DUT. • Монітор пакетів контролює шляхи даних TX і RX і відображає кадри на консолі симулятора. |
| F-Tile Reference та тактові частоти системи PLL Intel FPGA IP | Генерує еталонні тактові частоти трансивера та системи PLL. |
2.4.2. Симуляційний дизайн Прample Компоненти
Таблиця 6. F-tile 25G Ethernet Design Example Testbench File Описи
| File Ім'я | опис |
| Тестовий стенд і моделювання Files | |
| basic_avl_tb_top.v | Випробувальний стенд вищого рівня file. Тестовий стенд створює екземпляр DUT, виконує конфігурацію з відображенням пам’яті Avalon® для компонентів дизайну та клієнтської логіки, а також надсилає та отримує пакети до або від 25G Ethernet Intel FPGA IP. |
| Сценарії тестового стенду | |
| продовження... | |
| File Ім'я | опис |
| run_vsim.do | Сценарій ModelSim для запуску випробувального стенду. |
| run_vcs.sh | Сценарій Synopsys VCS для запуску тестового стенду. |
| run_xcelium.sh | Сценарій Cadence Xcelium для запуску тестового стенду. |
2.4.3. Тестовий приклад
Тест моделювання виконує такі дії:
- Створення екземплярів F-tile 25G Ethernet Intel FPGA IP і F-Tile Reference та системних синхронізаторів PLL Intel FPGA IP.
- Очікує, поки годинник RX і сигнал стану PHY установляться.
- Друкує статус PHY.
- Надсилає та отримує 10 дійсних даних.
- Аналізує результати. Успішний тестовий стенд відображає «Testbench complete.».
Наступні sampвихідні дані файлу ілюструють успішний запуск тесту симуляції:
Компіляція
Виконайте процедуру, описану в Компіляція та налаштування Design Exampфайл у розділі «Апаратне забезпечення» для компіляції та налаштування дизайнуampу вибраному обладнанні.
Ви можете оцінити використання ресурсів і Fmax, використовуючи дизайн лише для компіляціїample. Ви можете скомпілювати свій дизайн за допомогою команди Почати компіляцію на
Меню обробки в програмному забезпеченні Intel Quartus Prime Pro Edition. Успішна компіляція генерує підсумковий звіт про компіляцію.
Щоб отримати додаткові відомості, зверніться до Компіляції дизайну в посібнику користувача Intel Quartus Prime Pro Edition.
Пов'язана інформація
- Компіляція та налаштування дизайну Прampу розділі Обладнання на сторінці 7
- Компіляція дизайну в посібнику користувача Intel Quartus Prime Pro Edition
2.6. Тестування обладнання
У дизайні обладнання напрample, ви можете запрограмувати ядро IP у режимі внутрішньої послідовної петлі та генерувати трафік на стороні передачі, який повертається через сторону прийому.
Виконайте процедуру за наданим пов’язаним інформаційним посиланням, щоб перевірити дизайн напрampу вибраному обладнанні.
Пов'язана інформація
Тестування апаратного забезпечення F-tile 25G Ethernet Intel FPGA IPample на сторінці 8
2.6.1. Процедура випробування
Виконайте ці кроки, щоб перевірити дизайн напрampфайл в апаратному забезпеченні:
- Перш ніж запускати тестування обладнання для цього дизайну, напрample, ви повинні скинути систему:
a. Клацніть «Інструменти» ➤ інструмент «Редактор внутрішньосистемних джерел і зондів», щоб отримати графічний інтерфейс джерела та тестування за замовчуванням.
b. Перемкніть сигнал скидання системи (Джерело[3:0]) із 7 на 8, щоб застосувати скидання, і поверніть сигнал скидання системи назад на 7, щоб вивести систему зі стану скидання.
в. Відстежуйте сигнали зонда та переконайтеся, що статус дійсний. - У системній консолі перейдіть до папки hwtest і виконайте команду: source main.tcl, щоб вибрати JTAG майстер. За замовчуванням перший JTAG майстер на ДжTAG вибрано ланцюг. Щоб вибрати JTAG master для пристроїв Intel Agilex, виконайте цю команду: set_jtag <number of appropriate JTAG майстер>. Прample: set_jtag 1.
- Виконайте наведені нижче команди в системній консолі, щоб запустити перевірку послідовного циклу:
Таблиця 7. Параметри команди
| Параметр | опис | Example Використання |
| chkphy_status | Відображає тактову частоту та статус блокування PHY. | % chkphy_status 0 # Перевірити стан посилання 0 |
| chkmac_stats | Відображає значення лічильників статистики MAC. | % chkmac_stats 0 # Перевіряє лічильник статистики mac посилання 0 |
| clear_all_stats | Очищає лічильники статистики ядра IP. | % clear_all_stats 0 # Очищає лічильник статистики посилання 0 |
| start_gen | Запускає генератор пакетів. | % start_gen 0 # Почати генерацію пакетів за посиланням 0 |
| stop_gen | Зупиняє генератор пакетів. | % stop_gen 0 # Зупинити генерацію пакетів на каналі 0 |
| loop_on | Вмикає внутрішній послідовний шлейф. | % loop_on 0 # Увімкнути внутрішній loopback на каналі 0 |
| loop_off | Вимикає внутрішній послідовний шлейф. | % loop_off 0 # Вимкнути внутрішній loopback на каналі 0 |
| reg_read | Повертає значення основного регістру IP at . | % reg_read 0x402 # Читання реєстру IP CSR за адресою 402 посилання 0 |
| reg_write | Пише до основного реєстру IP за адресою . | % reg_write 0x401 0x1 # Запис 0x1 до тимчасового реєстру IP CSR за адресою 401 посилання 0 |
a. Введіть loop_on щоб увімкнути режим внутрішньої послідовної петлі.
b. Введіть chkphy_status щоб перевірити стан PHY. Статуси TXCLK, RXCLK і RX повинні мати однакові значення, наведені нижче, для стабільного зв’язку:
в. Введіть clear_all_stats для очищення регістрів статистики TX і RX.
d. Введіть start_gen щоб почати генерацію пакетів.
д. Введіть stop_gen щоб зупинити генерацію пакетів.
f. Введіть chkmac_stats для читання лічильників статистики TX і RX. Переконайтеся, що:
i. Передані пакетні кадри збігаються з отриманими пакетними кадрами.
ii. Кадри помилок не отримані.
g. Введіть loop_off щоб вимкнути внутрішній послідовний шлейф.
малюнок 7. Sample Test Output—Лічильники статистики TX і RX
 |
 |
Історія версій документа для F-tile 25G Ethernet FPGA IP Design Прample Посібник користувача
| Версія документа | Версія Intel Quartus Prime | Версія IP | Зміни |
| 2022.10.14 | 22.3 | 1.0.0 | Початковий випуск. |
Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги. *Інші назви та бренди можуть бути власністю інших осіб.
ISO
9001:2015
Зареєстрований
Онлайн-версія
Надіслати відгук
ID: 750200
Версія: 2022.10.14
Документи / Ресурси
 |
intel F-Tile 25G Ethernet FPGA IP Design Example [pdfПосібник користувача F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampлі, 750200 |
