Intel AN 837 Miongozo ya Usanifu kwa HDMI FPGA IP
Miongozo ya Usanifu ya HDMI Intel® FPGA IP
Miongozo ya usanifu hukusaidia kutekeleza Kiolesura cha Ufafanuzi wa Juu cha Multimedia (HDMI) Intel FPGA IPs kwa kutumia vifaa vya FPGA. Mwongozo huu huwezesha miundo ya bodi ya violesura vya video vya HDMI Intel® FPGA IP.
- Mwongozo wa Mtumiaji wa IP wa Intel FPGA wa HDMI
- AN 745: Miongozo ya Usanifu ya Kiolesura cha KuonyeshaPort cha Intel FPGA
Miongozo ya Ubunifu wa IP ya Intel FPGA ya HDMI
Kiolesura cha HDMI Intel FPGA kina data ya Mpito Iliyopunguzwa ya Uwekaji Saini Tofauti (TMDS) na chaneli za saa. Kiolesura hicho pia hubeba Chaneli ya Data ya Maonyesho ya Uonyeshaji wa Data ya Kielektroniki ya Video (VESA) (DDC). Vituo vya TMDS hubeba video, sauti na data saidizi. DDC inategemea itifaki ya I2C. Kiini cha IP cha HDMI Intel FPGA hutumia DDC kusoma Data Iliyoongezwa ya Utambulisho wa Onyesho (EDID) na kubadilishana maelezo ya usanidi na hali kati ya chanzo cha HDMI na sinki.
Vidokezo vya Ubunifu wa Bodi ya IP ya Intel FPGA ya HDMI
Unapounda mfumo wako wa IP wa HDMI Intel FPGA, zingatia vidokezo vifuatavyo vya muundo wa bodi.
- Usitumie zaidi ya njia mbili kwa kila ufuatiliaji na uepuke kupitia vijiti
- Linganisha kizuizi cha jozi tofauti na kizuizi cha kiunganishi na unganisho la kebo (100 ohm ± 10%)
- Punguza mikunjo baina ya jozi na ndani ya jozi ili kukidhi mahitaji ya mikendo ya mawimbi ya TMDS
- Epuka kuelekeza jozi tofauti juu ya pengo katika ndege iliyo chini
- Tumia mazoea ya muundo wa PCB ya kasi ya juu
- Tumia vibadilishaji viwango ili kukidhi utiifu wa umeme katika TX na RX
- Tumia nyaya thabiti, kama vile kebo ya Cat2 ya HDMI 2.0
Michoro ya Mipangilio
Michoro ya michoro ya Bitec katika viungo vilivyotolewa inaonyesha topolojia ya bodi za ukuzaji za Intel FPGA. Kutumia topolojia ya kiungo cha HDMI 2.0 kunahitaji utimize utiifu wa umeme wa 3.3 V. Ili kukidhi utiifu wa 3.3 V kwenye vifaa vya Intel FPGA, unahitaji kutumia kibadilishaji kiwango. Tumia kiendeshi upya kilichounganishwa na DC au kipima saa tena kama kibadilisha kiwango cha kisambaza data na kipokezi.
Vifaa vya wachuuzi wa nje ni TMDS181 na TDP158RSBT, vyote vinafanya kazi kwenye viungo vya DCcoupled. Unahitaji kuvuta-up ifaayo kwenye laini za CEC ili kuhakikisha utendakazi unaposhirikiana na vifaa vingine vya udhibiti wa mbali wa watumiaji. Michoro ya michoro ya Bitec imethibitishwa na CTS. Uthibitisho, hata hivyo, ni mahususi wa kiwango cha bidhaa. Wabunifu wa majukwaa wanashauriwa kuthibitisha bidhaa ya mwisho kwa utendakazi sahihi.
Habari Zinazohusiana
- Mchoro wa Kiratibu wa Marekebisho ya Kadi ya Binti ya HSMC HDMI 8
- Mchoro wa Kiratibu wa Marekebisho ya Kadi ya Binti ya FMC HDMI 11
- Mchoro wa Kiratibu wa Marekebisho ya Kadi ya Binti ya FMC HDMI 6
Kigunduzi cha Hot-Plug (HPD)
Ishara ya HPD inategemea mawimbi ya Nguvu ya +5V inayoingia, kwa mfanoampna, pini ya HPD inaweza kuthibitishwa tu wakati mawimbi ya Nguvu ya +5V kutoka kwa chanzo imetambuliwa. Ili kusawazisha na FPGA, unahitaji kutafsiri mawimbi ya 5V HPD hadi FPGA I/O vol.tage level (VCCIO), kwa kutumia voltagkitafsiri cha kiwango cha e kama vile TI TXB0102, ambacho hakina vipingamizi vya kuvuta-juu vilivyounganishwa. Chanzo cha HDMI kinahitaji kubomoa chini mawimbi ya HPD ili iweze kutofautisha kwa uhakika kati ya mawimbi ya HPD inayoelea na sauti ya juu.tage kiwango cha ishara ya HPD. Sinki ya HDMI +5V mawimbi ya Nguvu lazima itafsiriwe kuwa FPGA I/O ujazotage kiwango (VCCIO). Ni lazima mawimbi ivutwe chini kwa nguvu kwa kipinga (10K) ili kutofautisha mawimbi ya Nishati ya +5V inayoelea wakati haiendeshwi na chanzo cha HDMI. Chanzo cha HDMI +5V mawimbi ya Nguvu ina ulinzi wa sasa usiozidi 0.5A.
HDMI Intel FPGA IP Display Data Channel (DDC)
HDMI Intel FPGA IP DDC inategemea mawimbi ya I2C (SCL na SDA) na inahitaji vipingamizi vya kuvuta juu. Ili kusawazisha na Intel FPGA, unahitaji kutafsiri kiwango cha mawimbi ya 5V SCL na SDA hadi FPGA I/O vol.tage level (VCCIO) kwa kutumia voltagkitafsiri cha e, kama vile TI TXS0102 inavyotumika katika kadi ya binti ya Bitec HDMI 2.0. Karatasi ya data ya TI TXS0102tagKifaa cha kitafsiri cha kiwango cha e huunganisha vipinga vya ndani vya kuvuta-juu ili hakuna vipingamizi vya kuvuta-up kwenye ubao vinavyohitajika.
Historia ya Marekebisho ya Hati ya AN 837: Miongozo ya Usanifu ya HDMI Intel FPGA IP
| Toleo la Hati | Mabadiliko |
| 2019.01.28 |
|
| Tarehe | Toleo | Mabadiliko |
| Januari 2018 | 2018.01.22 | Kutolewa kwa awali.
Kumbuka: Hati hii ina miongozo ya muundo ya HDMI Intel FPGA ambayo iliondolewa kwenye AN 745: Miongozo ya Usanifu ya Violesura vya DisplayPort na HDMI na kupewa jina jipya AN 745: Miongozo ya Usanifu ya Kiolesura cha Intel FPGA DisplayPort. |
Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa bidhaa zake za FPGA na semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyoelezwa humu isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma.
Majina na chapa zingine zinaweza kudaiwa kama mali ya wengine.
ID: 683677
Toleo: 2019-01-28
Nyaraka / Rasilimali
 |
Intel AN 837 Miongozo ya Usanifu kwa HDMI FPGA IP [pdf] Mwongozo wa Mtumiaji Miongozo ya Usanifu ya AN 837 ya HDMI FPGA IP, AN 837, Miongozo ya Usanifu ya HDMI FPGA IP, Miongozo ya HDMI FPGA IP, HDMI FPGA IP |
