FPGA IP
Design Example Användarhandbok
F-Tile 25G Ethernet Intel®
Uppdaterad för Intel® Quartus®
Prime Design Suite: 22.3
IP-version: 1.0.0

Snabbstartguide

F-tile 25G Ethernet Intel FPGA IP för Intel Agilex™-enheter ger möjlighet att generera design ex.amples för valda konfigurationer.
Figur 1. Design Example Användning

Katalogstruktur

Figur 2. 25G Ethernet Intel FPGA IP Design Example Katalogstruktur

• Simuleringen files (testbänk endast för simulering) finns iample_dir>/example_testbench.
• Den kompilerade designen example ligger iample_dir>/ compilation_test_design.
• Hårdvarukonfigurationen och testet files (designen example i hårdvara) finns iample_dir>/hardware_test_design.

Tabell 1. Katalog och File Beskrivningar

File Namn	Beskrivning
eth_ex_25g.qpf	Intel Quartus® Prime-projekt file.
eth_ex_25g.qsf	Intel Quartus Prime-projektinställningar file.
eth_ex_25g.sdc	Synopsys Design Constraints file. Du kan kopiera och ändra detta file för din egen 25GbE Intel FPGA IP-kärndesign.
eth_ex_25g.v	Toppnivå Verilog HDL design example file. Enkanalsdesign använder Verilog file.
gemensam/	Hårdvarudesign example stöd files.
hwtest/main.tcl	Main file för åtkomst till systemkonsolen.

Generera Design Example

Figur 4. Exampfliken Design i F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Följ dessa steg för att generera hårdvarudesignen example och testbänk:

1. Klicka på i Intel Quartus Prime Pro Edition File ➤ New Project Wizard för att skapa ett nytt Quartus Prime-projekt, eller File ➤ Öppna projekt för att öppna ett befintligt Quartus Prime-projekt. Guiden uppmanar dig att ange en enhet.
2. I IP-katalogen letar du upp och väljer 25G Ethernet Intel FPGA IP för Agilex. Fönstret Ny IP-variation visas.
3. Ange ett toppnivånamn för din IP-variant och klicka på OK. Parameterredigeraren lägger till toppnivån .ip file till det aktuella projektet automatiskt. Om du uppmanas att manuellt lägga till .ip file till projektet klickar du på Projekt ➤ Lägg till/ta bort Files i Project för att lägga till file.
4. I programvaran Intel Quartus Prime Pro Edition måste du välja en specifik Intel Agilex-enhet i fältet Enhet, eller behålla standardenheten som Intel Quartus Prime-programvaran föreslår.
   Notera: Hårdvarudesignen example skriver över valet med enheten på målkortet. Du anger måltavlan från designmenyn exampalternativen i exampfliken Design.
5. Klicka på OK. Parametereditorn visas.
6. På fliken IP anger du parametrarna för din IP-kärnvariant.
7. På Exampfliken Design, till exempelample Design Files, välj alternativet Simulering för att generera testbänken och välj alternativet Syntes för att generera hårdvarudesignen ex.ample. Endast Verilog HDL files genereras.
   Notera: En fungerande VHDL IP-kärna är inte tillgänglig. Ange endast Verilog HDL för din IP-kärndesign, example.
8. För Target Development Kit, välj Agilex I-series Transceiver-SoC Dev Kit
9. Klicka på Generera example Design-knappen. Välj ExampFönstret Design Directory visas.
10. Om du vill ändra designen exampkatalogens sökväg eller namn från standardvärdena som visas (alt_e25_f_0_example_design), bläddra till den nya sökvägen och skriv den nya designen example katalognamn (ample_dir>).
11. Klicka på OK.

1.2.1. Design Example Parametrar
Tabell 2. Parametrar i example Design Tab

Parameter	Beskrivning
Example Design	Finns example-designer för IP-parameterinställningar. Endast enkanals example-design stöds för denna IP.
Example Design Files	De files att generera för de olika utvecklingsfasen. • Simulering – genererar det nödvändiga files för att simulera exampdesignen. • Syntes – genererar syntesen files. Använd dessa files att kompilera designen i programvaran Intel Quartus Prime Pro Edition för hårdvarutestning och utföra statisk timinganalys.
Generera File Formatera	Formatet för RTL files för simulering—Verilog.
Välj styrelse	Hårdvara som stöds för designimplementering. När du väljer ett Intel FPGA-utvecklingskort, använd enheten AGIB027R31B1E2VRO som målenhet för design ex.ampgenerationen. Agilex I-series Transceiver-SoC Dev Kit: Detta alternativ låter dig testa designen example på det valda Intel FPGA IP-utvecklingspaketet. Detta alternativ väljer automatiskt målenheten för AGIB027R31B1E2VRO. Om din styrelseversion har en annan enhetsklass, kan du ändra målenheten. Ingen: Detta alternativ exkluderar hårdvaruaspekterna för designen, example.

1.3. Generera kakel Files

Support-Logic Generation är ett försyntessteg som används för att generera kakelrelaterade files krävs för simulering och hårdvarudesign. Kakelgenereringen krävs för alla
F-kakel baserade designsimuleringar. Du måste slutföra detta steg innan simuleringen.

1. Vid kommandotolken, navigera till mappen compilation_test_design i ditt exampdesign: cd /compilation_test_design.
2. Kör följande kommando: quartus_tlg alt_eth_25g

1.4. Simulerar F-tile 25G Ethernet Intel FPGA IP-design 
Example Testbänk
Du kan kompilera och simulera designen genom att köra ett simuleringsskript från kommandotolken.

1. Vid kommandotolken, ändra testbänkens simulerande arbetskatalog: cdample_dir>/ex_25g/sim.
2. Kör IP-installationssimuleringen:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabell 3. Steg för att simulera testbänken

Simulator	Instruktioner
VCS*	Skriv sh run_vcs.sh på kommandoraden
QuestaSim*	Skriv vsim -do run_vsim.do -log på kommandoradenfile vsim.log Om du föredrar att simulera utan att ta upp QuestaSim GUI, skriv vsim -c -do run_vsim.do -logfile vsim.log
Kadens -Xcelium*	Skriv sh run_xcelium.sh på kommandoraden

En lyckad simulering avslutas med följande meddelande:
Simulering godkänd. eller Testbänk komplett.
Efter framgångsrikt slutförande kan du analysera resultaten.
1.5. Kompilera och konfigurera Design Example i hårdvara
25G Ethernet Intel FPGA IP kärnparameterredigerare låter dig kompilera och konfigurera designen example på ett målutvecklingskit.

För att kompilera och konfigurera en design exampläs på hårdvara, följ dessa steg:

1. Starta programvaran Intel Quartus Prime Pro Edition och välj Processing ➤ Start Compilation för att kompilera designen.
2. När du har genererat ett SRAM-objekt file .sof, följ dessa steg för att programmera hårdvarudesignen example på Intel Agilex-enheten:
   a. Klicka på Programmerare på Verktyg-menyn.
   b. I programmeraren klickar du på Hardware Setup.
   c. Välj en programmeringsenhet.
   d. Välj och lägg till Intel Agilex-kortet till din Intel Quartus Prime Pro Edition-session.
   e. Se till att Mode är inställt på JTAG.
   f. Välj Intel Agilex-enheten och klicka på Lägg till enhet. Programmeraren visas
   ett blockschema över anslutningarna mellan enheterna på ditt kort.
   g. I raden med din .sof markerar du rutan för .sof.
   h. Markera rutan i kolumnen Program/Configure.
   i. Klicka på Start.

1.6. Testar F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
När du har kompilerat F-tile 25G Ethernet Intel FPGA IP-kärndesign exampoch konfigurera den på din Intel Agilex-enhet, kan du använda systemkonsolen för att programmera IP-kärnan.
För att slå på systemkonsolen och testa hårdvarudesignen t.example, följ dessa steg:

1. I programvaran Intel Quartus Prime Pro Edition väljer du Verktyg ➤ System
   Felsökningsverktyg ➤ Systemkonsol för att starta systemkonsolen.
2. I fönstret Tcl Console skriver du cd hwtest för att ändra katalogen till / hardware_test_design/hwtest.
3. Skriv source main.tcl för att öppna en anslutning till JTAG bemästra.

Följ testproceduren i avsnittet Hårdvarutestning av designen example och observera testresultaten i systemkonsolen.

F-tile 25G Ethernet Design Example för Intel Agilex-enheter

F-tile 25G Ethernet-design example demonstrerar en Ethernet-lösning för Intel Agilex-enheter som använder 25G Ethernet Intel FPGA IP-kärna.
Skapa designen example från Example Designfliken i 25G Ethernet Intel FPGA IP-parameterredigeraren. Du kan också välja att skapa designen med eller utan
funktionen Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Funktioner

• Stöder en Ethernet-kanal som arbetar med 25G.
• Genererar design example med RS-FEC-funktion.
• Tillhandahåller testbänk och simuleringsskript.
• Instantierar F-Tile Reference och System PLL-klockor Intel FPGA IP baserat på IP-konfiguration.

2.2. Krav på hårdvara och mjukvara
Intel använder följande hårdvara och mjukvara för att testa designen, example i ett Linux-system:

• Programvaran Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS och Cadence Xcelium-simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) för hårdvarutestning.

2.3. Funktionsbeskrivning
F-tile 25G Ethernet-design example består av MAC+PCS+PMA kärnvariant. Följande blockdiagram visar designkomponenterna och toppnivåsignalerna för MAC+PCS+PMA-kärnvarianten i F-tile 25G Ethernet-design ex.ample.
Figur 5. Blockdiagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA kärnvariant)

2.3.1. Designkomponenter
Tabell 4. Designkomponenter

Komponent	Beskrivning
F-tile 25G Ethernet Intel FPGA IP	Består av MAC, PCS och Transceiver PHY, med följande konfiguration: • Kärnvariant: MAC+PCS+PMA • Aktivera flödeskontroll: Valfritt • Aktivera länkfelsgenerering: Valfritt • Aktivera ingresspassthrough: Valfritt • Aktivera statistikinsamling: Valfritt • Aktivera MAC-statistikräknare: Valfritt • Referens klockfrekvens: 156.25 För design exampMed RS-FEC-funktionen konfigureras följande ytterligare parameter: • Aktivera RS-FEC: Valfritt
F-Tile Referens och System PLL klockor Intel FPGA IP	F-Tile-referens- och system-PLL-klockorna Intel FPGA IP-parameterredigeringsinställningar överensstämmer med kraven för F-tile 25G Ethernet Intel FPGA IP. Om du genererar designen example använder Generera example Design knappen i IP-parameterredigeraren instansieras IP:n automatiskt. Om du skapar din egen design example måste du instansiera denna IP manuellt och ansluta alla I/O-portar. För information om denna IP, se F-Tile Architecture och PMA och FEC Direct PHY IP användarhandbok.
Klientlogik	Består av: • Trafikgenerator, som genererar burst-paket till 25G Ethernet Intel FPGA IP-kärnan för överföring. • Trafikmonitor, som övervakar burstpaket som kommer från 25G Ethernet Intel FPGA IP-kärna.
Källa och Sond	Käll- och sondsignaler, inklusive systemåterställningsinsignal, som du kan använda för felsökning.

Relaterad information
F-Tile Architecture och PMA och FEC Direct PHY IP användarhandbok

Simulering

Testbänken skickar trafik genom IP-kärnan och tränar sändningssidan och mottagarsidan av IP-kärnan.
2.4.1. Testbänk
Figur 6. Blockdiagram över F-tile 25G Ethernet Intel FPGA IP Design Example Simuleringstestbänk

Tabell 5. Testbänkskomponenter

Komponent	Beskrivning
Enhet under test (DUT)	25G Ethernet Intel FPGA IP-kärna.
Ethernet Packet Generator och Packet Monitor	• Paketgenerator genererar ramar och sänder till DUT. • Packet Monitor övervakar TX- och RX-datavägar och visar ramarna i simulatorkonsolen.
F-Tile Referens och System PLL klockor Intel FPGA IP	Genererar transceiver och system PLL referensklockor.

2.4.2. Simuleringsdesign Example Komponenter
Tabell 6. F-tile 25G Ethernet Design Example Testbänk File Beskrivningar

File Namn	Beskrivning
Testbänk och simulering Files
basic_avl_tb_top.v	Testbänk på toppnivå file. Testbänken instansierar DUT, utför Avalon® minnesmappad konfiguration på designkomponenter och klientlogik, och skickar och tar emot paket till eller från 25G Ethernet Intel FPGA IP.
Testbänk skript
fortsatt…

File Namn	Beskrivning
run_vsim.do	ModelSim-skriptet för att köra testbänken.
run_vcs.sh	Synopsys VCS-skriptet för att köra testbänken.
run_xcelium.sh	Cadence Xcelium-skriptet för att köra testbänken.

2.4.3. Testfall
Simuleringstestfallet utför följande åtgärder:

1. Instantierar F-tile 25G Ethernet Intel FPGA IP och F-Tile referens- och system-PLL-klockor Intel FPGA IP.
2. Väntar på att RX-klockan och PHY-statussignalen ska ställas in.
3. Skriver ut PHY-status.
4. Skickar och tar emot 10 giltiga data.
5. Analyserar resultaten. Den framgångsrika testbänken visar "Testbench complete."

Följande samputdata illustrerar en framgångsrik simuleringstestkörning:

Kompilering

Följ proceduren i Kompilera och konfigurera designexample i Hardware för att kompilera och konfigurera designen example i den valda hårdvaran.
Du kan uppskatta resursutnyttjande och Fmax med hjälp av enbart kompileringsdesign example. Du kan kompilera din design med kommandot Starta kompilering på
Bearbetningsmeny i programvaran Intel Quartus Prime Pro Edition. En lyckad sammanställning genererar sammanställningsrapportens sammanfattning.
För mer information, se Design Compilation i Intel Quartus Prime Pro Edition User Guide.
Relaterad information

• Kompilera och konfigurera Design Example i Maskinvara på sidan 7
• Designkompilering i Intel Quartus Prime Pro Edition Användarhandbok

2.6. Hårdvarutestning
I hårdvarudesign example, kan du programmera IP-kärnan i internt seriellt loopback-läge och generera trafik på sändningssidan som går tillbaka genom mottagningssidan.
Följ proceduren på den angivna relaterade informationslänken för att testa designen example i den valda hårdvaran.
Relaterad information
Testar F-tile 25G Ethernet Intel FPGA IP Hardware Design Examppå sidan 8
2.6.1. Testprocedur
Följ dessa steg för att testa designen example i hårdvara:

1. Innan du kör hårdvarutestningen för denna design, example, du måste återställa systemet:
   a. Klicka på Verktyg ➤ In-System Sources & Probes Editor verktyg för standardkällan och Probe GUI.
   b. Växla systemåterställningssignalen (källa[3:0]) från 7 till 8 för att tillämpa återställningarna och återställ systemåterställningssignalen tillbaka till 7 för att frigöra systemet från återställningstillståndet.
   c. Övervaka sondens signaler och se till att statusen är giltig.
2. I systemkonsolen, navigera till mappen hwtest och kör kommandot: source main.tcl för att välja en JTAG bemästra. Som standard är den första JTAG mästare på JTAG kedjan är vald. För att välja JTAG master för Intel Agilex-enheter, kör det här kommandot: set_jtag <number of appropriate JTAG mästare>. Example: set_jtag 1.
3. Kör följande kommandon i systemkonsolen för att starta det seriella loopback-testet:

Tabell 7. Kommandoparametrar

Parameter	Beskrivning	Example Användning
chkphy_status	Visar klockfrekvenser och PHY-låsstatus.	% chkphy_status 0 # Kontrollera status för länk 0
chkmac_stats	Visar värdena i MAC-statistikräknarna.	% chkmac_stats 0 # Kontrollerar mac-statistikräknaren för länk 0
clear_all_stats	Rensar räknarna för IP-kärnstatistik.	% clear_all_stats 0 # Rensar statistikräknaren för länk 0
start_gen	Startar paketgeneratorn.	% start_gen 0 # Börja generering av paket på länk 0
stop_gen	Stoppar paketgeneratorn.	% stop_gen 0 # Stoppa paketgenerering på länk 0
loop_on	Slår på intern seriell loopback.	% loop_on 0 # Slå på intern loopback på länk 0
loop_off	Stänger av intern seriell loopback.	% loop_off 0 # Stäng av intern loopback på länk 0
reg_läs	Returnerar IP-kärnregistrets värde till .	% reg_read 0x402 # Läs IP CSR-registret på adress 402 för länk 0
reg_skriva	Skriver till IP-kärnregistret på adress .	% reg_write 0x401 0x1 # Skriv 0x1 till IP CSR skrapregister på adress 401 i länk 0

a. Skriv loop_on för att aktivera det interna seriella loopback-läget.
b. Skriv chkphy_status för att kontrollera statusen för PHY. Statusen TXCLK, RXCLK och RX bör ha samma värden som visas nedan för en stabil länk:

c. Skriv clear_all_stats för att rensa TX- och RX-statistikregister.
d. Skriv start_gen för att börja generera paket.
e. Skriv stop_gen för att stoppa paketgenerering.
f. Skriv chkmac_stats för att läsa TX- och RX-statistikräknare. Se till att:
i. De sända paketramarna matchar de mottagna paketramarna.
ii. Inga felramar tas emot.
g. Skriv loop_off för att stänga av den interna seriella loopbacken.
Figur 7. Sample Test Output—Sändnings- och RX-statistikräknare

Dokumentrevisionshistorik för F-tile 25G Ethernet FPGA IP-design Example Användarhandbok

Dokumentversion	Intel Quartus Prime-version	IP-version	Ändringar
2022.10.14	22.3	1.0.0	Initial release.

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar i alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på någon publicerad information och innan de beställer produkter eller tjänster. *Andra namn och varumärken kan göras anspråk på att vara andras egendom.
ISO
9001:2015
Registrerad

Online Version
Skicka feedback
ID: 750200
Version: 2022.10.14

Dokument/resurser

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Användarhandbok F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referenser

• Användarmanual