F-Tile DisplayPort FPGA IP Design Example
Användarhandbok

F-Tile DisplayPort FPGA IP Design Example

Uppdaterad för Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1

DisplayPort Intel FPGA IP Design Example Snabbstartguide

DisplayPort Intel® F-tile-enheterna har en simulerande testbänk och en hårdvarudesign som stöder kompilering och hårdvarutestning FPGA IP-design ex.amples för Intel Agilex™
DisplayPort Intel FPGA IP erbjuder följande design examples:

• DisplayPort SST parallell loopback utan en Pixel Clock Recovery (PCR)-modul
• DisplayPort SST parallell loopback med AXIS Video Interface

När du genererar en design example, skapar parameterredigeraren automatiskt fileär nödvändigt för att simulera, kompilera och testa designen i hårdvara.
Figur 1. Utveckling StagesRelaterad information

• DisplayPort Intel FPGA IP Användarhandbok
• Migrerar till Intel Quartus Prime Pro Edition

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
ISO 9001: 2015 Registrerad
1.1. Katalogstruktur
Figur 2. Katalogstruktur

Tabell 1. Design Example Komponenter

Mappar	Files
rtl/kärna	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX byggsten)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX byggsten)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Krav på hårdvara och mjukvara
Intel använder följande hårdvara och mjukvara för att testa designen, exampde:
Hårdvara

• Intel Agilex I-Series Development Kit
• DisplayPort Source GPU
• DisplayPort Sink (Monitor)
• Bitec DisplayPort FMC dotterkort Revision 8C
• DisplayPort-kablar

Programvara

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Skapar designen
Använd DisplayPort Intel FPGA IP-parameterredigeraren i Intel Quartus Prime-programvaran för att generera designen example.
Figur 3. Generera designflödet

1.  Välj Verktyg ➤ IP Catalog och välj Intel Agilex F-tile som målenhetsfamilj.
   Notera: Designen example stöder endast Intel Agilex F-tile-enheter.
2. Leta upp och dubbelklicka på DisplayPort Intel FPGA IP i IP-katalogen. Fönstret Ny IP-variation visas.
3. Ange ett toppnivånamn för din anpassade IP-variant. Parametereditorn sparar IP-variationsinställningarna i en file som heter .ip.
4. Välj en Intel Agilex F-tile-enhet i fältet Device, eller behåll standardinställningen för Intel Quartus Prime-programvaruenhet.
5. Klicka på OK. Parametereditorn visas.
6. Konfigurera önskade parametrar för både TX och RX.
7. Under Design Examppå fliken, välj DisplayPort SST Parallell Loopback Without PCR.
8. Välj Simulering för att generera testbänken och välj Syntes för att generera hårdvarudesignen example. Du måste välja minst ett av dessa alternativ för att generera designen example files. Om du väljer båda blir generationstiden längre.
9. För Target Development Kit, välj Intel Agilex I-Series SOC Development Kit. Detta gör att målenheten som valts i steg 4 ändras för att matcha enheten i utvecklingssatsen. För Intel Agilex I-Series SOC Development Kit är standardenheten AGIB027R31B1E2VR0.
10. Klicka på Generera example Design.

1.4. Simulering av designen
DisplayPort Intel FPGA IP-design example testbench simulerar en seriell loopback-design från en TX-instans till en RX-instans. En intern videomönstergeneratormodul driver DisplayPort TX-instansen och RX-instansens videoutgång ansluter till CRC-pjäser i testbänken.
Figur 4. Designsimuleringsflöde

1. Gå till mappen Synopsys simulator och välj VCS.
2. Kör simuleringsskript.
   Källa vcs_sim.sh
3. Skriptet utför Quartus TLG, kompilerar och kör testbänken i simulatorn.
4. Analysera resultatet.
   En framgångsrik simulering slutar med en jämförelse av Source och Sink SRC.

1.5. Sammanställning och testning av designen
Figur 5. Sammanställning och simulering av designenFör att kompilera och köra ett demonstrationstest på hårdvaran exampför design, följ dessa steg:

1. Se till att hårdvara exampdesigngenerationen är klar.
2. Starta programvaran Intel Quartus Prime Pro Edition och öppna / quartus/agi_dp_demo.qpf.
3. Klicka på Bearbetar ➤ Starta kompilering.
4. Efter framgångsrik kompilering genererar programvaran Intel Quartus Prime Pro Edition en .sof file i din angivna katalog.
5. Anslut DisplayPort RX-kontakten på Bitec-dotterkortet till en extern DisplayPort-källa, till exempel grafikkortet på en PC.
6. Anslut DisplayPort TX-kontakten på Bitec-dotterkortet till en DisplayPort-diskenhet, till exempel en videoanalysator eller en PC-bildskärm.
7.  Se till att alla omkopplare på utvecklingskortet är i standardläge.
8. Konfigurera den valda Intel Agilex F-Tile-enheten på utvecklingskortet med den genererade .sof file (Verktyg ➤ Programmerare ).
9. DisplayPort-diskenheten visar videon som genereras från videokällan.

Relaterad information
Intel Agilex I-Series FPGA Development Kit Användarhandbok/
1.5.1. Regenererande ELF File
Som standard är ELF file genereras när du genererar den dynamiska designen example.
Men i vissa fall måste du återskapa ELF file om du ändrar programvaran file eller återskapa dp_core.qsys file. Regenererar dp_core.qsys file uppdaterar .sopcinfo file, vilket kräver att du återskapar ELF file.

1. Gå till /software och redigera koden om det behövs.
2. Gå till /script och kör följande byggskript: source build_sw.sh
   • I Windows, sök och öppna Nios II Command Shell. I Nios II Command Shell, gå till /script och kör källkod build_sw.sh.
   Notera: För att köra byggskript på Windows 10 kräver ditt system Windows Subsystems for Linux (WSL). För mer information om WSL-installationssteg, se Nios II Software Developer Handbook.
   • På Linux, starta plattformsdesignern och öppna Verktyg ➤ Nios II Command Shell. I Nios II Command Shell, gå till /script och kör källkod build_sw.sh.
3. Se till att en .elf file genereras i /programvara/ dp_demo.
4. Ladda ner den genererade .elf file in i FPGA utan att kompilera om .sof file genom att köra följande skript: nios2-download /software/dp_demo/*.elf
5. Tryck på återställningsknappen på FPGA-kortet för att den nya programvaran ska börja gälla.

1.6. DisplayPort Intel FPGA IP Design Example Parametrar
Tabell 2. DisplayPort Intel FPGA IP Design Example QSF-begränsning för Intel Agilex Ftile Device

QSF-begränsning	Beskrivning
set_global_assignment -namn VERILOG_MACRO "__DISPLAYPORT_support__=1"	Från Quartus 22.2 och framåt behövs denna QSF-begränsning för att aktivera DisplayPort anpassat SRC-flöde (Soft Reset Controller)

Tabell 3. DisplayPort Intel FPGA IP Design Example Parametrar för Intel Agilex F-tile-enhet

Parameter	Värde	Beskrivning
Tillgänglig Design Example
Välj Design	•Ingen •DisplayPort SST Parallell Loopback utan PCR •DisplayPort SST Parallell Loopback med AXIS Video Interface	Välj design example som ska genereras. •Ingen: Ingen design example är tillgänglig för det aktuella parametervalet. •DisplayPort SST Parallell Loopback utan PCR: Denna design exampDen visar parallell loopback från DisplayPort-sänkning till DisplayPort-källa utan en Pixel Clock Recovery-modul (PCR) när du aktiverar parametern Enable Video Input Image Port. •DisplayPort SST Parallell Loopback med AXIS Video Interface: Denna design exampfilen visar parallell loopback från DisplayPort-sänkning till DisplayPort-källa med AXIS Video-gränssnitt när Aktivera aktiva videodataprotokoll är inställt på AXIS-VVP Full.
Design Example Files
Simulering	På, av	Aktivera det här alternativet för att generera det nödvändiga files för simuleringstestbänken.
Syntes	På, av	Aktivera det här alternativet för att generera det nödvändiga files för Intel Quartus Prime-kompilering och hårdvarudesign.
Genererat HDL-format
Generera File Formatera	Verilog, VHDL	Välj ditt föredragna HDL-format för den genererade designen, example fileuppsättning. Obs: Det här alternativet bestämmer bara formatet för den genererade toppnivå-IP files. Allt annat files (t.example testbänkar och toppnivå files för hårdvarudemonstration) är i Verilog HDL-format.
Target Development Kit
Välj styrelse	•Inget utvecklingskit •Intel Agilex I-Series Utvecklingssats	Välj tavlan för den riktade designen example.

Parameter	Värde	Beskrivning
		•Inget utvecklingssats: Detta alternativ utesluter alla hårdvaruaspekter för designen, example. P-kärnan ställer in alla stifttilldelningar till virtuella stift. •Intel Agilex I-Series FPGA Development Kit: Det här alternativet väljer automatiskt projektets målenhet för att matcha enheten på detta utvecklingspaket. Du kan ändra målenheten med parametern Change Target Device om din kortrevision har en annan enhetsvariant. IP-kärnan ställer in alla pintilldelningar enligt utvecklingssatsen. Obs: Preliminär design Example är inte funktionellt verifierad på hårdvara i denna Quartus-version. •Custom Development Kit: Detta alternativ tillåter design example som ska testas på ett utvecklingskit från tredje part med en Intel FPGA. Du kan behöva ställa in pintilldelningarna på egen hand.
Målenhet
Byt målenhet	På, av	Aktivera det här alternativet och välj önskad enhetsvariant för utvecklingssatsen.

Parallell Loopback Design Examples

DisplayPort Intel FPGA IP-design examples visar parallell loopback från DisplayPort RX-instans till DisplayPort TX-instans utan en Pixel Clock Recovery (PCR)-modul.
Tabell 4. DisplayPort Intel FPGA IP Design Example för Intel Agilex F-tile Device

Design Example	Beteckning	Datahastighet	Kanalläge	Loopback typ
DisplayPort SST parallell loopback utan PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallell utan PCR
DisplayPort SST parallell loopback med AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallellt med AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Parallell Loopback Design Drag
SST parallell loopback design examples visar överföringen av en enda videoström från DisplayPort-sink till DisplayPort-källa.
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar i alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på någon publicerad information och innan de beställer produkter eller tjänster. *Andra namn och varumärken kan göras anspråk på att vara andras egendom.
ISO 9001: 2015 Registrerad
Figur 6. Intel Agilex F-tile DisplayPort SST Parallell Loopback utan PCR

• I denna variant är DisplayPort-källans parameter, TX_SUPPORT_IM_ENABLE, påslagen och videobildsgränssnittet används.
• DisplayPort-disken tar emot video- och/eller ljudströmning från extern videokälla som GPU och avkodar den till ett parallellt videogränssnitt.
• DisplayPort-sänkvideoutgången driver DisplayPort-källvideogränssnittet direkt och kodar till DisplayPort-huvudlänken innan den överförs till monitorn.
• IOPLL driver både DisplayPort-sink och källvideoklockor med en fast frekvens.
• Om DisplayPort-sänkan och källans MAX_LINK_RATE-parameter är konfigurerad till HBR3 och PIXELS_PER_CLOCK är konfigurerad till Quad, körs videoklockan på 300 MHz för att stödja 8Kp30 pixelhastighet (1188/4 = 297 MHz).

Figur 7. Intel Agilex F-tile DisplayPort SST Parallell Loopback med AXIS Video Gränssnitt

• I denna variant, DisplayPort-källan och sink-parametern, välj AXIS-VVP FULL i ENABLE ACTIVE VIDEO DATA PROTOCOLS för att aktivera Axis Video Data Interface.
• DisplayPort-disken tar emot video- och/eller ljudströmning från extern videokälla som GPU och avkodar den till ett parallellt videogränssnitt.
• DisplayPort Sink konverterar videodataström till axelvideodata och driver DisplayPort-källaxelns videodatagränssnitt genom VVP Video Frame Buffer. DisplayPort Source konverterar axelvideodata till DisplayPort-huvudlänk innan den överförs till monitorn.
• I denna designvariant finns det tre huvudvideoklockor, nämligen rx/tx_axi4s_clk, rx_vid_clk och tx_vid_clk. axi4s_clk körs på 300 MHz för båda AXIS-modulerna i Source och Sink. rx_vid_clk kör DP Sink Video pipeline vid 300 MHz (för att stödja valfri upplösning upp till 8Kp30 4PIPs), medan tx_vid_clk kör DP Source Video pipeline vid den faktiska Pixel Clock-frekvensen (delad med PIPs).
• Denna designvariant konfigurerar automatiskt tx_vid_clk-frekvensen genom I2C-programmering till inbyggd SI5391B OSC när designen upptäcker en switch i upplösningen.
• Denna designvariant visar bara ett fast antal upplösningar som fördefinierats i DisplayPort-mjukvaran, nämligen:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Klockning Schema
Klockningsschemat illustrerar klockdomänerna i DisplayPort Intel FPGA IP-design example.
Figur 8. Intel Agilex F-tile DisplayPort Transceiver klockningsschemaTabell 5. Klockschemasignaler

Klocka i diagrammet	Beskrivning
SysPLL refclk	F-tile System PLL referensklocka som kan vara vilken klockfrekvens som helst som är delbar med System PLL för den utgångsfrekvensen. I denna design example, system_pll_clk_link och rx/tx refclk_link delar samma 150 MHz SysPLL refclk.

Klocka i diagrammet	Beskrivning
	Det måste vara en frigående klocka som är ansluten från en dedikerad sändarklockans referensstift till ingångsklockporten på referens- och system PLL Clocks IP, innan du ansluter motsvarande utgångsport till DisplayPort Phy Top. Obs: För denna design example, konfigurera Clock Controller GUI Si5391A OUT6 till 150 MHz.
system pll clk länk	Minsta System PLL-utgångsfrekvens för att stödja alla DisplayPort-hastigheter är 320 MHz. Denna design example använder en 900 MHz (högsta) utgångsfrekvens så att SysPLL refclk kan delas med rx/tx refclk_link som är 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR och Tx PLL Link refclk som fixerade till 150 MHz för att stödja alla DisplayPort-datahastigheter.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock för att klocka DisplayPort IP-kärna. Frekvens motsvarande Data Rate dividera med parallell databredd. Exampde: Frekvens = datahastighet / databredd = 8.1G (HBR3) / 40 bitar = 202.5 ​​MHz

2.3. Simuleringstestbänk
Simuleringstestbänken simulerar DisplayPort TX seriell loopback till RX.
Figur 9. DisplayPort Intel FPGA IP Simplex Mode Simulering Testbänk blockdiagramTabell 6. Testbänkskomponenter

Komponent	Beskrivning
Videomönstergenerator	Denna generator producerar färgfältsmönster som du kan konfigurera. Du kan parametrisera videoformatets timing.
Testbänkskontroll	Detta block styr testsekvensen för simuleringen och genererar de nödvändiga stimulussignalerna till TX-kärnan. Testbänkens kontrollblock läser också CRC-värdet från både källan och sänkan för att göra jämförelser.
RX Link Speed ​​Clock Frequency Checker	Denna kontrollör verifierar om RX-sändtagarens återvunna klockfrekvens matchar den önskade datahastigheten.
TX Link Speed ​​Clock Frequency Checker	Denna kontrollör verifierar om TX-sändtagarens återvunna klockfrekvens matchar den önskade datahastigheten.

Simuleringstestbänken gör följande verifieringar:
Tabell 7. Testbänksverifieringar

Testkriterier	Kontroll
• Link Training at Data Rate HBR3 • Läs DPCD-registren för att kontrollera om DP-statusen ställer in och mäter både TX- och RX-länkhastighetsfrekvens.	Integrerar Frequency Checker för att mäta länkhastigheten klockans frekvensutgång från TX- och RX-transceivern.
• Kör videomönster från TX till RX. • Verifiera CRC för både källa och sänka för att kontrollera om de matchar	• Ansluter videomönstergeneratorn till DisplayPort-källan för att generera videomönstret. • Testbänkskontroll läser sedan ut både Source- och Sink-CRC från DPTX- och DPRX-register och jämför för att säkerställa att båda CRC-värdena är identiska. Obs: För att säkerställa att CRC beräknas måste du aktivera parametern Support CTS testautomation.

Dokumentrevisionshistorik för F-Tile DisplayPort Intel FPGA IP Design Example Användarhandbok

Dokumentversion	Intel Quartus Prime-version	IP-version	Ändringar
2022.09.02	22.	20.0.1	•Ändrad dokumenttitel från DisplayPort Intel Agilex F-Tile FPGA IP Design Example Användarhandbok till F-Tile DisplayPort Intel FPGA IP Design Example Användarhandbok. •Aktiverad AXIS Video Design Example variant. • Tog bort Static Rate design och ersatte den med Multi Rate Design Example. •Ta bort anteckningen i DisplayPort Intel FPGA IP Design Exampen snabbstartsguide som säger att programvaran Intel Quartus Prime 21.4 endast stöder Preliminary Design Examples. •Ersatte katalogstrukturen med rätt siffra. •Lade till en sektion Regenerating ELF File under Sammanställa och testa designen. •Uppdaterade avsnittet Maskin- och mjukvarukrav för att inkludera ytterligare hårdvara krav.
2021.12.13	21.	20.0.0	Initial release.

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
ISO 9001: 2015 Registrerad

Online Version
Skicka feedback
UG-20347
ID: 709308
Version: 2022.09.02

Dokument/resurser

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Användarhandbok F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referenser

• Användarmanual