Xilinx AXI4-Stream Integrated Logika Analyzer Guide

Bubuka

Integrated Logic Analyzer (ILA) sareng inti AXI4-Stream Interface mangrupikeun panganalisa logika IP anu tiasa disaluyukeun anu tiasa dianggo pikeun ngawas sinyal internal sareng antarmuka desain. Inti ILA kalebet seueur fitur canggih analis logika modern, kalebet persamaan pemicu boolean sareng pemicu transisi ujung. Inti ogé nawiskeun kamampuan debugging sareng ngawaskeun antarmuka sareng mariksa protokol pikeun AXI sareng AXI4-Stream anu dipetakeun memori. Kusabab inti ILA sinkron jeung desain keur diawaskeun, sagala konstrain jam desain anu dilarapkeun ka desain anjeun ogé dilarapkeun ka komponén inti ILA. Pikeun debug interfaces dina desain, ILA IP perlu ditambahkeun kana desain blok dina Vivado® IP integrator. Nya kitu, pilihan mariksa protokol AXI4 / AXI4-Stream tiasa diaktipkeun pikeun ILA IP dina integrator IP. Pelanggaran protokol tiasa teras dipintonkeun dina bentuk gelombang viewer tina analisa logika Vivado.

Fitur

• Jumlah port usik anu tiasa dipilih ku pangguna sareng lebar usik.
• Target panyimpen anu tiasa dipilih ku pangguna sapertos blok RAM sareng UltraRAM
• Sababaraha palabuhan usik bisa digabungkeun kana kaayaan pemicu tunggal.
• Pamaké-selectable AXI slot pikeun debug interfaces AXI dina desain a.
• pilihan Configurable pikeun interfaces AXI kaasup jenis panganteur na ngambah sample jero.
• Data jeung pemicu sipat pikeun panyilidikan.
• Sajumlah comparators jeung lebar pikeun tiap usik jeung palabuhan individu dina interfaces.
• Input / kaluaran cross-triggering interfaces.
• Configurable pipelining pikeun panyilidikan input.
• AXI4-MM sareng AXI4-Stream mariksa protokol.

Kanggo inpo nu langkung lengkep ihwal inti ILA, tingali Vivado Design Suite Guide pamaké: Programming and Debugging (UG908).

Fakta IP

Méja Fakta IP LogiCORE™
Spésifik Inti
Kulawarga Alat anu Dirojong1	Versal™ ACAP
Antarmuka Pamaké anu Dirojong	Standar IEEE 1149.1 - JTAG
Disadiakeun sareng Core
Desain Files	RTL
Example Desain	Verilog
Tés Bangku	Teu Disayogikeun
Watesan File	Konstrain Desain Xilinx® (XDC)
Modél simulasi	Teu Disayogikeun
Dirojong S / W Supir	N/A
Diuji Desain Aliran2
Éntri Desain	Vivado® Desain Suite
simulasi	Pikeun simulators dirojong, tingali dina Xilinx Desain Pakakas: Release Catetan Guide.
Sintésis	Sintésis Vivado
Ngarojong
Kabéh Vivado IP Robah Log	Master Vivado IP Robah Log: 72775
Rojongan Xilinx web kaca
Catetan: 1. Pikeun daptar lengkep alat nu dirojong, tingali Vivado® IP katalog. 2. Pikeun versi dirojong tina parabot, tingali dina Xilinx Desain Pakakas: Release Catetan Guide.

Leuwihview

Napigasi Kandungan ku Prosés Desain
Dokuméntasi Xilinx® diatur dina sakumpulan prosés desain standar pikeun ngabantosan anjeun mendakan eusi anu relevan pikeun tugas pangembangan anjeun ayeuna. Dokumén ieu nyertakeun prosés desain ieu:

• Hardware, IP, sareng Pangembangan Platform: Nyiptakeun blok IP PL pikeun platform hardware, nyiptakeun kernel PL, simulasi fungsional subsistem, sareng ngevaluasi waktos Vivado®, panggunaan sumber daya, sareng panutupanana kakuatan. Ogé ngalibatkeun ngembangkeun platform hardware pikeun integrasi sistem. Topik dina dokumén ieu anu dilarapkeun kana prosés desain ieu kalebet:
• Pedaran Port
• Clocking na Resets
• Ngaropea sareng Ngahasilkeun Inti

Inti Leuwihview
Sinyal sareng antarmuka dina desain FPGA disambungkeun ka usik ILA sareng input slot. Ieu sinyal jeung interfaces, napel usik jeung slot inputs mungguh, nyaeta sampdipingpin dina speeds design sarta disimpen maké on-chip block RAM. Sinyal sareng antarmuka dina desain Versal ™ ACAP disambungkeun ka ILA usik sareng input slot. Ieu sinyal napel na interfaces anu sampdipingpin dina speeds desain ngagunakeun input jam inti jeung disimpen dina memori RAM blok on-chip. Parameter inti nangtukeun ieu:

• Sajumlah usik (nepi ka 512) jeung rubak usik (1 nepi ka 1024).
• Sajumlah liang sarta pilihan panganteur.
• Lacak sample jero.
• Data jeung / atawa pemicu sipat pikeun panyilidikan.
• Jumlah comparators pikeun tiap usik.

Komunikasi sareng inti ILA dilakukeun nganggo conto AXI Debug Hub anu nyambung ka inti IP Control, Interface, and Processing System (CIPS).

Saatos desain dimuat kana Versal ACAP, paké Vivado® software logic analyzer pikeun nyetél acara pemicu pikeun pangukuran ILA. Saatos pemicu lumangsung, sample panyangga dieusian tur diunggah kana Vivado logika analyzer. Anjeun tiasa view data ieu ngagunakeun jandela gelombang. usik sampfungsionalitas le na pemicu dilaksanakeun di wewengkon logika programmable. On-chip block RAM atanapi mémori UltraRAM dumasar kana udagan panyimpen anu anjeun pilih salami kustomisasi anu nyimpen data dugi ka diunggah ku parangkat lunak. Henteu aya input atanapi kaluaran pangguna anu diperyogikeun pikeun memicu kajadian, nyandak data, atanapi komunikasi sareng inti ILA. Inti ILA sanggup ngawas sinyal tingkat antar muka, éta tiasa ngirimkeun inpormasi tingkat transaksi sapertos transaksi anu luar biasa pikeun antarmuka AXI4.

ILA usik pemicu Comparator
Unggal input usik disambungkeun ka comparator pemicu nu sanggup nedunan rupa operasi. Dina waktos ngajalankeun komparator tiasa disetel pikeun ngalakukeun = atanapi != ngabandingkeun. Ieu kalebet pola tingkat anu cocog, sapertos X0XX101. Ogé kaasup ngadeteksi transisi ujung kayaning rising edge (R), falling edge (F), boh tepi (B), atawa euweuh transisi (N). Komparator pemicu tiasa ngalakukeun perbandingan anu langkung kompleks, kalebet >, <, ≥, sareng ≤.

PENTING! Komparator disetel dina waktos ngajalankeun ngaliwatan Vivado® logic analyzer.

Kaayaan pemicu ILA
Kaayaan pemicu mangrupa hasil tina Boolean "AND" atawa "OR" itungan unggal ILA usik micu hasil comparator. Nganggo analisa logika Vivado®, anjeun milih naha "AND" usik memicu panyilidikan komparator atanapi "ATAU" aranjeunna. Setelan "AND" ngabalukarkeun acara pemicu nalika sakabéh ILA usik ngabandingkeun wareg. Setelan "OR" ngabalukarkeun acara pemicu lamun salah sahiji ILA usik ngabandingkeun wareg. Kaayaan pemicu nyaéta acara pemicu anu digunakeun pikeun pangukuran renik ILA.

Aplikasi

Inti ILA dirancang pikeun dianggo dina aplikasi anu peryogi verifikasi atanapi debugging nganggo Vivado®. Gambar di handap ieu nembongkeun CIPS IP core nulis jeung maca ti AXI block RAM controller ngaliwatan Network AXI on Chip (NoC). Inti ILA disambungkeun ka net panganteur antara AXI NoC na AXI block RAM controller pikeun monitor transaksi AXI4 di manajer hardware.

Lisénsi jeung Ordering
Modul IP Xilinx® LogiCORE™ ieu disayogikeun tanpa biaya tambahan sareng Xilinx Vivado® Design Suite dina kaayaan Lisensi Xilinx End User.
Catetan: Pikeun pariksa yén anjeun peryogi lisénsi, pariksa kolom Lisensi tina Katalog IP. Kaasup hartina lisénsi a kaasup jeung Vivado® Design Suite; Meuli hartina anjeun kudu meuli lisénsi pikeun ngagunakeun inti. Inpormasi ngeunaan modul IP Xilinx® LogiCORE™ anu sanés sayogi di halaman Hak Milik Intelektual Xilinx. Kanggo inpo tentang harga sareng kasadiaan modul sareng alat Xilinx LogiCORE IP anu sanés, hubungi wakil penjualan Xilinx lokal anjeun.

Spésifikasi produk

Pedaran Port
tabél di handap nyadiakeun rinci ngeunaan palabuhan ILA sarta parameter.
Palabuhan ILA

Tabél 1: Palabuhan ILA
Ngaran Port	Abdi / O	Katerangan
clk	I	Desain jam nu jam sagala pemicu jeung logika gudang.
usik [ – 1:0]	I	Input port usik. Nomer port usik aya dina rentang ti 0 nepi ka 511. Lebar port usik (dilambangkeun ku ) aya dina rentang 1 nepi ka 1024. Anjeun kedah nyatakeun palabuhan ieu salaku vektor. Pikeun port 1-bit, paké usik [0:0].
trig_out	O	Port trig_out bisa dihasilkeun boh tina kaayaan pemicu atawa tina port trig_in éksternal. Aya kontrol waktos ngajalankeun ti Logic Analyzer pikeun pindah antara kaayaan pemicu jeung trig_in pikeun drive trig_out.
trig_in	I	Input pemicu port dipaké dina prosés dumasar sistem pikeun Embedded Palang pemicu. Bisa disambungkeun ka ILA sejen pikeun nyieun cascading pemicu.
slot_ _	I	panganteur slot. Jenis panganteur dijieun dinamis dumasar kana slot_ _ parameter tipe panganteur. Pelabuhan individu dina antarmuka sayogi pikeun ngawaskeun dina manajer hardware.
trig_out_ack	I	Pangakuan pikeun trig_out.
trig_in_ack	O	Pangakuan pikeun trig_in.
resetn	I	ILA Input Type lamun disetel ka 'Interface Monitor', port ieu kudu sinyal reset sarua nu sinkron jeung logika desain anu napel na Slot_ _ palabuhan inti ILA.
S_AXIS	Abdi / O	port pilihan. Dipaké pikeun sambungan manual sareng inti AXI Debug Hub nalika 'Aktipkeun AXI4- Stream Interface pikeun Sambungan Manul ka AXI Debug Hub' dipilih dina Pilihan Lanjut.
M_AXIS	Abdi / O	port pilihan. Dipaké pikeun sambungan manual sareng inti AXI Debug Hub nalika 'Aktipkeun AXI4- Stream Interface pikeun Sambungan Manual ka AXI Debug Hub' dipilih dina 'Advanced Options'.

Tabél 1: Palabuhan ILA (terus)
Ngaran Port	Abdi / O	Katerangan
aresetn	I	port pilihan. Dipaké pikeun sambungan manual sareng inti AXI Debug Hub nalika 'Aktipkeun AXI4- Stream Interface pikeun Sambungan Manual ka AXI Debug Hub' dipilih dina 'Advanced Options'. Port ieu kedah sinkron sareng port reset AXI Debug Hub.
aclk	I	port pilihan. Dipaké pikeun sambungan manual sareng inti AXI Debug Hub nalika 'Aktipkeun AXI4- Stream Interface pikeun Sambungan Manual ka AXI Debug Hub' dipilih dina 'Advanced Options'. Port ieu kedah sinkron sareng port jam AXI Debug Hub.

Parameter ILA

Tabél 2: Parameter ILA
Parameter	Diijinkeun Nilai-nilai	Nilai Default	Katerangan
Ngaran_Komponén	String nganggo A–Z, 0–9, jeung _ (garis handap)	ila_0	Ngaran komponén instantiated.
C_NUM_OF_PROBES	1–512	1	Jumlah port usik ILA.
C_MEMORY_TYPE	0, 1	0	Target gudang pikeun data direbut. 0 pakait jeung blok RAM jeung 1 pakait jeung UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Probe gudang panyangga jero. Jumlah ieu ngagambarkeun jumlah maksimum samples nu bisa disimpen dina waktu ngajalankeun pikeun tiap input usik.
C_PROBE _LEBAR	1–1024	1	Lebar port usik . dimana nyaeta port usik ngabogaan nilai ti 0 nepi ka 1,023.
C_TRIGOUT_EN	Leres/Salah	PALSU	Aktipkeun pungsionalitas trig out. Palabuhan trig_out na trig_out_ack dipaké.
C_TRIGIN_EN	Leres/Salah	PALSU	Aktipkeun trig dina fungsionalitas. Palabuhan trig_in sareng trig_in_ack dianggo.
C_INPUT_PIPE_STAGES	0–6	0	Tambahkeun flop tambahan kana palabuhan usik. Hiji parameter manglaku ka sadaya palabuhan usik.
ALL_PROBE_SAME_MU	Leres/Salah	BENER	Ieu maksakeun sarua unit nilai ngabandingkeun (unit cocok) pikeun sakabéh panyilidikan.
C_PROBE _MU_CNT	1–16	1	Jumlah Bandingkeun Niley (cocok) unit per usik. Ieu valid ngan lamun ALL_PROBE_SAME_MU PALSU.
C_PROBE _TYPE	DATA jeung pemicu, pemicu, DATA	DATA jeung pemicu	Pikeun milih panyilidikan anu dipilih pikeun nangtukeun kaayaan pemicu atanapi pikeun tujuan neundeun data atanapi pikeun duanana.
C_ADV_TRIGGER	Leres/Salah	PALSU	Aktipkeun pilihan pemicu sateuacanna. Ieu ngamungkinkeun mesin kaayaan pemicu sareng anjeun tiasa nyerat sekuen pemicu anjeun sorangan dina Vivado Logic Analyzer.

Tabél 2: Parameter ILA (terus)
Parameter	Diijinkeun Nilai-nilai	Nilai Default	Katerangan
C_NUM_MONITOR_SLOTS	1-11	1	Jumlah Interface liang .
Catetan: 1. Jumlah maksimum unit ngabandingkeun nilai (cocok) dugi ka 1,024. Pikeun pemicu dasar (C_ADV_TRIGGER = PALSU), unggal usik boga hiji unit nilai ngabandingkeun (sakumaha dina versi saméméhna). Tapi pikeun pilihan pemicu sateuacanna (C_ADV_TRIGGER = BENER), ieu hartosna panyilidikan individu masih tiasa gaduh pilihan jumlah unit nilai ngabandingkeun tina hiji dugi ka opat. Tapi sakabeh unit nilai ngabandingkeun teu kudu ngaleuwihan leuwih ti 1,024. Ieu hartosna, upami anjeun peryogi opat unit ngabandingkeun per usik maka anjeun diidinan nganggo ukur 256 panyilidikan.

Ngarancang sareng Inti

bagian ieu ngawengku tungtunan sarta informasi tambahan pikeun mempermudah ngarancang jeung inti.

Jaman
Port input clk nyaéta jam anu dianggo ku inti ILA pikeun ngadaptarkeun nilai usik. Pikeun hasil nu pangsaena, kudu sinyal jam sarua nu sinkron jeung logika desain nu napel port usik tina inti ILA. Nalika nyambungkeun sacara manual sareng AXI Debug Hub, sinyal aclk kedah sinkron sareng port input jam AXI Debug Hub.

Reset
Sawaktos Anjeun nyetel Tipe Input ILA ka Interface Monitor, port reset kudu sinyal reset sarua nu sinkron jeung logika desain nu panganteur napel na.
slot_ _ palabuhan inti ILA. Pikeun sambungan manual sareng inti AXI Debug Hub, port ayeuna kedah sinkron sareng port reset tina inti AXI Debug Hub.

Léngkah Aliran Desain
Bagian ieu ngajelaskeun kustomisasi sareng ngahasilkeun inti, ngawatesan inti, sareng simulasi, sintésis, sareng léngkah palaksanaan anu khusus pikeun inti IP ieu. Inpormasi anu langkung rinci ngeunaan aliran desain Vivado® standar sareng integrator IP tiasa dipendakan dina pituduh pangguna Vivado Design Suite di handap ieu:

• Pituduh Pamaké Vivado Design Suite: Ngarancang Subsistem IP nganggo IP Integrator (UG994)
• Pituduh Pamaké Vivado Design Suite: Ngarancang nganggo IP (UG896)
• Pituduh Pamaké Vivado Design Suite: Ngamimitian (UG910)
• Pituduh Pamaké Vivado Design Suite: Simulasi Logika (UG900)

Ngaropea sareng Ngahasilkeun Inti

Bagian ieu kalebet inpormasi ngeunaan ngagunakeun alat Xilinx® pikeun ngaropea sareng ngahasilkeun inti dina Vivado® Design Suite. Lamun anjeun ngaropéa tur ngahasilkeun inti dina Vivado IP integrator, tingali Vivado Desain Suite Pituduh pamaké: Ngarancang IP Subsistem ngagunakeun IP Integrator (UG994) pikeun inpo wincik. IP integrator bisa otomatis ngitung nilai konfigurasi nu tangtu lamun validating atawa ngahasilkeun desain. Pikeun pariksa naha nilai-nilaina robih, tingali pedaran parameter dina bab ieu. Ka view nilai parameter, ngajalankeun validate_bd_design paréntah dina konsol Tcl. Anjeun tiasa ngaluyukeun IP pikeun dianggo dina desain anjeun ku netepkeun nilai pikeun sababaraha parameter anu aya hubunganana sareng inti IP nganggo léngkah-léngkah ieu:

1.  Pilih IP tina katalog IP.
2.  Pencét dua kali IP anu dipilih atanapi pilih paréntah Sesuaikeun IP tina tulbar atanapi klik katuhu ménu.

Pikeun detil, tingali Pituduh Pamaké Vivado Design Suite: Ngarancang nganggo IP (UG896) sareng Pituduh Pamaké Vivado Design Suite: Ngamimitian (UG910). Inohong dina bab ieu mangrupa ilustrasi tina Vivado IDE. Tata perenah anu digambarkeun di dieu tiasa bénten ti versi ayeuna.

Pikeun ngakses inti, laksanakeun ieu:

1.  Buka proyék ku milih File teras Buka Proyék atanapi jieun proyék énggal ku milih File lajeng Proyék Anyar di Vivado.
2.  Buka katalog IP sareng arahkeun ka taksonomi mana waé.
3. Ganda-klik ILA pikeun mawa up ngaran inti Vivado IDE.

Panel Pilihan Umum
Gambar di handap ieu nunjukkeun tab Pilihan Umum dina setélan Native anu ngamungkinkeun anjeun netepkeun pilihan:

Gambar di handap ieu nunjukkeun tab Pilihan Umum dina setélan AXI anu ngamungkinkeun anjeun netepkeun pilihan:

• Ngaran komponén: Paké widang téks ieu nyadiakeun ngaran modul unik keur inti ILA.
• Tipe Input ILA: Pilihan ieu nangtukeun jinis antarmuka atanapi sinyal ILA anu kedah di-debug. Ayeuna, nilai pikeun parameter ieu nyaéta "Native Probes", "Interface Monitor" sareng "Mixed".
• Jumlah panyilidikan: Paké widang téks ieu pikeun milih jumlah port usik dina inti ILA. Kisaran valid dipaké dina Vivado® IDE nyaeta 1 ka 64. Lamun perlu leuwih ti 64 palabuhan usik, anjeun kudu make aliran paréntah Tcl keur ngahasilkeun inti ILA.
• Sajumlah Interface liang (ngan sadia dina tipe Interface Monitor jeung tipe Campuran): pilihan ieu ngidinan Anjeun pikeun milih jumlah slot panganteur AXI nu kudu disambungkeun ka ILA.
• Sarua Jumlah Comparators pikeun Sadaya palabuhan usik: Jumlah comparators per usik bisa ngonpigurasi dina panel ieu. Jumlah sarua comparators pikeun sakabéh panyilidikan bisa diaktipkeun ku milih.

Probe Port Panels
Gambar di handap ieu nunjukkeun tab Probe Ports anu ngamungkinkeun anjeun netepkeun setélan:

• Panel Probe Port: Lebar unggal Port Probe tiasa dikonpigurasi dina Panel Port Probe. Unggal Probe Port Panel boga nepi ka tujuh palabuhan.
• Width usik: Lebar unggal usik Port bisa disebutkeun. Rentang valid nyaéta 1 dugi ka 1024.
• Jumlah Comparators: Pilihan ieu diaktipkeun ngan lamun "Jumlah Sarua Comparators pikeun Sadaya Palabuhan usik" pilihan ditumpurkeun. A comparator pikeun tiap usik dina rentang 1 nepi ka 16 bisa diatur.
• Data sareng / atanapi pemicu: Jenis usik pikeun tiap usik tiasa diatur nganggo pilihan ieu. Pilihan anu valid nyaéta DATA_and_TRIGGER, DATA sareng TRIGGER.
• Pilihan Comparator: Jinis operasi atawa ngabandingkeun pikeun tiap usik bisa diatur ngagunakeun pilihan ieu.

Pilihan panganteur
Gambar di handap ieu nunjukkeun tab Pilihan Antarmuka nalika Interface Monitor atanapi Tipe Campuran dipilih pikeun jinis input ILA:

• Tipe Interface: Vendor, Library, Name, and Version (VLNV) tina panganteur anu diawaskeun ku inti ILA.
• AXI-MM ID Width: Milih lebar ID tina panganteur AXI nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• AXI-MM Data Width: Milih parameter pakait slot_Selects lebar Data tina panganteur AXI nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Width Alamat AXI-MM: Milih lebar Alamat tina panganteur AXI nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Aktipkeun AXI-MM/Stream Protocol Checker: Aktipkeun AXI4-MM or AXI4-Stream protocol checker pikeun slot nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-MM atanapi AXI4-Stream, dimana nyaeta jumlah slot.
• Aktipkeun Transaksi Tracking Counter: Aktipkeun AXI4-MM kamampuhan tracking transaksi.
• Jumlah Transaksi Baca Pinunjul: Nangtukeun jumlah transaksi Baca beredar per ID. Nilaina kedah sami sareng atanapi langkung ageung tibatan jumlah transaksi Baca anu luar biasa pikeun sambungan éta.
• Jumlah Transaksi Tulis Pinunjul: Nangtukeun jumlah transaksi Tulis beredar per ID. Nilaina kedah sami sareng atanapi langkung ageung tibatan jumlah transaksi Tulis anu luar biasa pikeun sambungan éta.
• Ngawas sinyal Status APC: Aktipkeun ngawaskeun sinyal status APC pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun AXI maca saluran alamat sakumaha Data: Pilih sinyal saluran alamat baca pikeun tujuan neundeun data pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun saluran alamat AXI maca salaku pemicu: Pilih sinyal saluran alamat baca pikeun nangtukeun kaayaan pemicu pikeun slot nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun AXI maca saluran data sakumaha Data: Pilih maca sinyal channel data pikeun tujuan neundeun data pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun AXI maca saluran data sakumaha pemicu: Pilih sinyal channel data dibaca pikeun nangtukeun kaayaan pemicu pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun saluran alamat nulis AXI sakumaha Data: Pilih sinyal saluran alamat nulis pikeun tujuan neundeun data pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun saluran alamat nulis AXI salaku pemicu: Pilih sinyal saluran alamat nulis pikeun nangtukeun kaayaan pemicu pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Konpigurasikeun AXI nulis saluran data sakumaha Data: Pilih nulis sinyal channel data pikeun tujuan neundeun data pikeun slot nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun saluran data nulis AXI sakumaha pemicu: Pilih sinyal channel data nulis pikeun nangtukeun kaayaan pemicu pikeun slot nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Konpigurasikeun AXI nulis saluran respon sakumaha Data: Pilih nulis sinyal channel respon pikeun tujuan neundeun data pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• Ngonpigurasikeun AXI nulis saluran respon sakumaha pemicu: Pilih sinyal channel respon nulis pikeun nangtukeun kaayaan pemicu pikeun slot nalika slot_ tipe panganteur ngonpigurasi sakumaha AXI-MM, dimana nyaeta jumlah slot.
• AXI-Stream Tdata Width: Milih lebar Tdata interface AXI-Stream nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-Stream, dimana nyaeta jumlah slot.
• AXI-Stream TID Width: Milih lebar TID tina panganteur AXI-Stream nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-Stream, dimana nyaeta jumlah slot.
• AXI-Stream TUSER Width: Milih lebar TUSER tina antarmuka AXI-Stream nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-Stream, dimana nyaeta jumlah slot.
• AXI-Stream TDEST Width: Milih lebar TDEST interface AXI-Stream nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-Stream, dimana nyaeta jumlah slot.
• Konpigurasikeun Sinyal AXIS salaku Data: Pilih sinyal AXI4-Stream pikeun tujuan neundeun data pikeun slot
  nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-Stream dimana nyaeta jumlah slot.
• Konpigurasikeun Sinyal AXIS salaku pemicu: Pilih sinyal AXI4-Stream pikeun nangtukeun kaayaan pemicu pikeun slot nalika slot_ tipe panganteur geus ngonpigurasi sakumaha AXI-Stream, dimana nyaeta jumlah slot.
• Ngonpigurasikeun Slot salaku Data sareng / atanapi Pemicu: Milih sinyal slot non-AXI pikeun nangtukeun kaayaan pemicu atanapi kanggo tujuan neundeun data atanapi pikeun duanana slot. nalika slot_ tipe panganteur geus ngonpigurasi sakumaha non-AXI, dimana nyaeta jumlah slot.

Pilihan Panyimpenan
Gambar di handap ieu nunjukkeun tab Pilihan Panyimpenan anu ngamungkinkeun anjeun milih jinis target panyimpenan sareng jero mémori anu bakal dianggo:

• Target Panyimpenan: Parameter ieu dianggo pikeun milih jinis target panyimpen tina ménu turun-handap.
• Jerona Data: Parameter ieu dianggo pikeun milih s anu cocogample jero tina menu turun-handap.

Pilihan canggih
Gambar di handap ieu nunjukkeun tab Pilihan Lanjut:

• Aktipkeun AXI4-Stream Interface pikeun Sambungan Manual ka AXI Debug Hub: Nalika diaktipkeun, pilihan ieu masihan panganteur AXIS pikeun IP nyambung ka AXI Debug Hub.
• Aktipkeun Panganteur Input Pemicu: Pariksa pilihan ieu pikeun ngaktipkeun port input pemicu pilihan.
• Aktipkeun Panganteur Kaluaran Pemicu: Pariksa pilihan ieu pikeun ngaktipkeun port kaluaran pemicu pilihan.
• Pipa Input Stages: Pilih jumlah register nu Anjeun hoyong tambahkeun pikeun usik pikeun ngaronjatkeun hasil palaksanaan. Parameter ieu manglaku ka sadaya panyilidikan.
• Pemicu Canggih: Pariksa pikeun ngaktipkeun urutan pemicu dumasar-mesin kaayaan.

Generasi Kaluaran
Pikeun detil, tingali Pituduh Pamaké Vivado Design Suite: Ngarancang nganggo IP (UG896).

Ngawatesan Inti

Watesan diperlukeun
Inti ILA kalebet XDC file nu ngandung konstrain jalur palsu luyu pikeun nyegah over-constraining tina jam domain nyebrang jalur sinkronisasi. Hal ieu ogé diperkirakeun yén sinyal jam disambungkeun ka port input clk tina inti ILA leres konstrain dina desain Anjeun.

Pilihan Alat, Paket, sareng Kelas Speed
Bagian ieu henteu lumaku pikeun inti IP ieu.

• Frékuénsi jam
  Bagian ieu henteu lumaku pikeun inti IP ieu.
• Manajemén Jam
  Bagian ieu henteu lumaku pikeun inti IP ieu.
• Panempatan Jam
  Bagian ieu henteu lumaku pikeun inti IP ieu.
• Perbankan
  Bagian ieu henteu lumaku pikeun inti IP ieu.
• Nempatkeun Transceiver
  Bagian ieu henteu lumaku pikeun inti IP ieu.
• I / O Standar na Nempatkeun
  Bagian ieu henteu lumaku pikeun inti IP ieu.

simulasi

Kanggo inpo nu lengkep ngeunaan komponén simulasi Vivado®, kitu ogé informasi ngeunaan ngagunakeun parabot pihak-katilu dirojong, tingali Vivado Design Suite Guide pamaké: Logic Simulation (UG900).

Sintésis jeung Palaksanaan
Pikeun detil ngeunaan sintésis jeung palaksanaan, tingali Vivado Design Suite Pituduh pamaké: Ngarancang jeung IP (UG896).

Debugging

Lampiran ieu ngawengku rinci ngeunaan sumberdaya sadia dina Rojongan Xilinx® websitus sareng alat debugging. Upami IP peryogi konci lisénsi, koncina kedah diverifikasi. Alat-alat desain Vivado® gaduh sababaraha titik pamariksaan lisénsi pikeun IP anu dilisensikeun ngalangkungan aliran. Upami pamariksaan lisénsi suksés, IP tiasa neraskeun generasi. Upami teu kitu, generasi halts kalawan kasalahan. Checkpoints lisénsi dikuatkeun ku alat-alat ieu:

• Sintésis Vivado
• Palaksanaan Vivado
• write_bitstream (paréntah Tcl)

PENTING! Tingkat lisénsi IP teu dipalire di checkpoints. Tes confirms lisénsi valid aya. Éta henteu pariksa tingkat lisénsi IP.

Pananjung Pitulung on Xilinx.com

Pikeun mantuan dina rarancang jeung prosés debug lamun ngagunakeun inti, Rojongan Xilinx web Kaca ngandung sumber daya konci sapertos dokuméntasi produk, catetan pelepasan, catetan jawaban, inpormasi ngeunaan masalah anu dipikanyaho, sareng tautan pikeun kéngingkeun dukungan produk salajengna. Forum Komunitas Xilinx ogé sayogi dimana anggota tiasa diajar, ilubiung, ngabagi, sareng naroskeun patarosan ngeunaan solusi Xilinx.

Dokuméntasi
Pituduh produk ieu mangrupikeun dokumén utama anu aya hubunganana sareng inti. Pitunjuk ieu, sareng dokuméntasi anu aya hubunganana sareng sadaya produk anu ngabantosan dina prosés desain, tiasa dipendakan dina Dukungan Xilinx. web kaca atawa ku ngagunakeun Xilinx® Documentation Navigator. Unduh Xilinx Documentation Navigator tina halaman Unduhan. Kanggo inpo nu langkung lengkep ihwal alat ieu sareng fitur anu sayogi, buka pitulung online saatos dipasang.

Ngajawab Records
Jawaban Records ngawengku informasi ngeunaan masalah ilahar encountered, informasi mantuan dina cara ngabéréskeun masalah ieu, sarta sagala masalah dipikawanoh kalawan produk Xilinx. Rékaman Jawaban didamel sareng dijaga unggal dintenna pikeun mastikeun yén pangguna ngagaduhan aksés kana inpormasi anu paling akurat. Jawaban Records pikeun inti ieu bisa lokasina ku ngagunakeun kotak Search Rojongan dina rojongan Xilinx utama web kaca. Pikeun maksimalkeun hasil pamilarian anjeun, paké kecap konci sapertos:

• Ngaran produk
• Talatah alat
• Ringkesan masalah anu disanghareupan

Pilarian saringan sayogi saatos hasil dipulangkeun pikeun nargétkeun hasil.

Bantosan Téknis
Xilinx nyayogikeun dukungan téknis dina Forum Komunitas Xilinx pikeun produk IP LogiCORE™ ieu nalika dianggo sakumaha anu dijelaskeun dina dokuméntasi produk. Xilinx teu tiasa ngajamin waktos, fungsionalitas, atanapi dukungan upami anjeun ngalakukeun salah sahiji ieu:

• Nerapkeun solusi dina alat anu henteu ditetepkeun dina dokuméntasi.
• Sesuaikeun solusi saluareun anu diidinan dina dokuméntasi produk.
• Robah bagian mana waé dina desain anu dilabélan JANGAN DIRUBAH.

Pikeun naroskeun patarosan, arahkeun ka Forum Komunitas Xilinx.

Sumberdaya tambahan sarta Bewara Hukum

Sumberdaya Xilinx
Kanggo sumber dukungan sapertos Jawaban, Dokuméntasi, Unduhan, sareng Forum, tingali Dukungan Xilinx.

Navigator Dokuméntasi sareng Hub Desain
Xilinx® Documentation Navigator (DocNav) nyayogikeun aksés ka dokumén Xilinx, video, sareng sumber dukungan, anu anjeun tiasa nyaring sareng milarian pikeun milarian inpormasi. Pikeun muka DocNav:

• • Tina Vivado® IDE, pilih Pitulung → Dokuméntasi jeung Tutorial.
  • Dina Windows, pilih Start → All Programs → Xilinx Design Tools → DocNav.
  • Dina paréntah ajakan Linux Ubuntu, asupkeun docnav.

Xilinx Design Hubs nyayogikeun tautan kana dokuméntasi anu diatur ku tugas desain sareng topik anu sanés, anu anjeun tiasa dianggo pikeun diajar konsép konci sareng ngajawab patarosan anu sering ditaroskeun. Pikeun ngakses Design Hubs:

• Dina DocNav, klik Desain Hubs View tab.
• Dina Xilinx websitus, tingali kaca Desain Hubs.

Catetan: Kanggo inpo nu langkung lengkep ihwal DocNav, tingali kaca Dokuméntasi Navigator dina Xilinx websitus.

Rujukan
Dokumén ieu nyayogikeun bahan tambahan anu mangpaat sareng pituduh ieu:

1.  Pituduh Pamaké Vivado Design Suite: Programming and Debugging (UG908)
2. Pituduh Pamaké Vivado Design Suite: Ngarancang nganggo IP (UG896)
3. Pituduh Pamaké Vivado Design Suite: Ngarancang Subsistem IP nganggo IP Integrator (UG994)
4. Pituduh Pamaké Vivado Design Suite: Ngamimitian (UG910)
5. Pituduh Pamaké Vivado Design Suite: Simulasi Logika (UG900)
6. Pituduh Pamaké Vivado Design Suite: Implementasi (UG904)
7. ISE to Vivado Design Suite Migration Guide (UG911)
8. AXI Protocol Checker LogiCORE IP Product Guide (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Riwayat révisi
Tabel di handap nembongkeun sajarah révisi pikeun dokumén ieu.

Bagian	Ringkesan révisi
11/23/2020 Vérsi 1.1
Pelepasan awal.	N/A

Mangga Baca: Bewara Hukum Penting
Inpormasi anu diungkabkeun ka anjeun di handap ieu ("Bahan") disayogikeun ngan ukur pikeun milih sareng ngagunakeun produk Xilinx. Pikeun extent maksimum diijinkeun ku hukum nu lumaku: (1) Bahan dijieun sadia "SA ADANYA" tur kalawan sagala faults, Xilinx hereby DISCLAIMS ALL HARANSI JEUNG SYARAT, EXPRESS, TERSIRAT, ATAWA STATUTORY, kaasup tapi teu diwatesan ku HARANSI DAGANGAN, NON. -PELANGGARAN, ATAWA KESESUAIAN PIKEUN TUJUAN KHUSUS; jeung (2) Xilinx moal nanggungjawaban kana sadaya (naha dina kontrak atawa tort, kaasup lalawora, atawa dina sagala téori séjén ngeunaan liability) pikeun sagala leungitna atawa karuksakan nanaon atawa alam patali, timbul dina, atawa patali jeung, Bahan. (kaasup pamakéan Anjeun tina Bahan), kaasup pikeun sagala leungitna langsung, teu langsung, husus, incidental, atawa consequential leungitna atawa karuksakan (kaasup leungitna data, kauntungan, goodwill, atawa sagala jenis leungitna atawa karuksakan ngalaman salaku hasil tina sagala aksi dibawa. ku pihak katilu) sanajan karuksakan atawa karugian misalna éta alesan foreseeable atawa Xilinx geus disarankan ngeunaan kamungkinan sarua.

Xilinx nganggap euweuh kawajiban pikeun ngabenerkeun kasalahan naon waé anu aya dina Bahan atanapi ngabéjaan anjeun ngeunaan apdet Bahan atanapi spésifikasi produk. Anjeun moal tiasa ngahasilkeun deui, ngarobih, ngadistribusikaeun, atanapi ningalikeun Materi sacara umum tanpa idin tinulis sateuacana. Produk tangtu tunduk kana sarat jeung kaayaan jaminan kawates Xilinx, mangga tingal Katentuan Penjualan Xilinx anu tiasa viewed di https://www.xilinx.com/legal.htm#tos; IP cores bisa jadi tunduk kana jaminan jeung rojongan istilah dikandung dina lisénsi dikaluarkeun pikeun anjeun ku Xilinx. Produk Xilinx teu dirancang atawa dimaksudkeun pikeun jadi gagal-aman atawa keur dipake dina sagala aplikasi merlukeun kinerja gagal-aman; Anjeun nganggap hiji-hijina résiko sareng tanggung jawab pikeun ngagunakeun produk Xilinx dina aplikasi kritis sapertos kitu, mangga tingal Katentuan Penjualan Xilinx anu tiasa viewed di https://www.xilinx.com/legal.htm#tos.
Dokumén ieu ngandung inpormasi awal sareng tiasa robih tanpa aya bewara. Inpormasi anu disayogikeun di dieu aya hubunganana sareng produk sareng / atanapi jasa anu henteu acan sayogi pikeun dijual, sareng disayogikeun ngan ukur pikeun tujuan inpormasi sareng henteu dimaksudkeun, atanapi ditafsirkeun, salaku tawaran pikeun dijual atanapi usaha komersialisasi produk sareng / atanapi jasa anu dimaksud. di dieu.

APLIKASI OTOMOTIF DISCLAIMER
PRODUK OTOMOTIF (DIIdentipikasi salaku "XA" DINA NOMOR BAGIAN) TEU DIJAMINKEUN DIPAKAKEUN DINA DEPLOYMENT AIRBAGS ATAWA DIPAKAKEUN DINA APLIKASI NU NGAREGKEUN KENDALIAN KENDARAAN ("APLIKASI KASALAMATAN") KECUALI AYA KONSEP KONSEP KAAMANAN Kalayan ISO 26262 OTOMOTIF STANDAR KASELAMATAN ("DESAIN KAAMANAN"). Konsumén wajib, samemeh ngagunakeun atawa ngadistribusikaeun sagala sistem nu ngasupkeun produk, nguji tuntas sistem sapertos keur kaperluan kaamanan. Pamakéan produk dina APLIKASI Kasalametan TANPA DESAIN Kasalametan pinuh ku resiko konsumén, ngan tunduk kana hukum lumaku jeung peraturan nu ngatur watesan dina tanggung jawab produk.
Hak Cipta 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, sareng merek anu ditunjuk sanésna kalebet di dieu mangrupikeun mérek dagang Xilinx di Amérika Serikat sareng nagara-nagara sanés. Sadaya merek dagang anu sanés mangrupikeun milik anu gaduhna.PG357 (v1.1) 23 Nopémber 2020, ILA nganggo AXI4-Stream Interface v1.1
Unduh PDF: Xilinx AXI4-Stream Integrated Logika Analyzer Guide

Rujukan

• Manual pamaké