Guía do analizador lóxico integrado Xilinx AXI4-Stream

O analizador lóxico integrado (ILA) con núcleo de interface AXI4-Stream é un analizador lóxico IP personalizable que se pode usar para supervisar os sinais internos e as interfaces dun deseño. O núcleo ILA inclúe moitas funcións avanzadas dos analizadores lóxicos modernos, incluíndo ecuacións de activación booleana e disparadores de transición de bordo. O núcleo tamén ofrece capacidade de depuración e supervisión de interfaces xunto coa comprobación de protocolos para AXI e AXI4-Stream mapeados en memoria. Dado que o núcleo de ILA é sincrónico co deseño que se supervisa, todas as restricións de reloxo de deseño que se aplican ao seu deseño tamén se aplican aos compoñentes do núcleo de ILA. Para depurar interfaces dentro dun deseño, debe engadirse ILA IP a un deseño de bloque no integrador Vivado® IP. Do mesmo xeito, a opción de verificación do protocolo AXI4/AXI4-Stream pódese habilitar para ILA IP no integrador IP. As violacións do protocolo pódense mostrar entón na forma de onda viewer do analizador lóxico Vivado.

Características

Número de portos de sonda seleccionables polo usuario e ancho da sonda.
Obxectivos de almacenamento seleccionables polo usuario, como bloque RAM e UltraRAM
Pódense combinar varios portos de sonda nunha única condición de disparo.
Ranuras AXI seleccionables polo usuario para depurar interfaces AXI nun deseño.

Opcións configurables para interfaces AXI, incluíndo tipos de interface e trazaampa profundidade.
Propiedade de datos e disparador para sondas.
Un número de comparadores e o ancho de cada sonda e portos individuais dentro das interfaces.

Interfaces de activación cruzada de entrada/saída.
Tubería configurable para sondas de entrada.
Comprobación do protocolo AXI4-MM e AXI4-Stream.

Para obter máis información sobre o núcleo de ILA, consulte a Guía de usuario de Vivado Design Suite: Programación e depuración (UG908).

Feitos IP

Táboa de datos IP de LogiCORE™
Especificacións básicas
Familia de dispositivos compatibles1	Versal™ ACAP
Interfaces de usuario compatibles	Estándar IEEE 1149.1 - JTAG
Proporcionado con Core
Deseño Files	RTL
Exampo Deseño	Verilog
Banco de probas	Non proporcionado
Restricións File	Restriccións de deseño de Xilinx® (XDC)
Modelo de simulación	Non proporcionado
Controlador S/W compatible	N/A
Fluxos de deseño probados2
Entrada de deseño	Vivado® Design Suite
Simulación	Para obter simuladores compatibles, consulte Ferramentas de deseño de Xilinx: guía de notas de versión.
Síntese	Vivado Síntese
Apoio
Todos os rexistros de cambios de IP de Vivado	Master Vivado IP Change Logs: 72775
Soporte Xilinx web páxina
Notas: 1. Para obter unha lista completa de dispositivos compatibles, consulte o catálogo Vivado® IP. 2. Para ver as versións compatibles das ferramentas, consulte o Ferramentas de deseño de Xilinx: guía de notas de versión.

Acabadoview

Navegación de contidos por proceso de deseño
A documentación de Xilinx® organízase en torno a un conxunto de procesos de deseño estándar para axudarche a atopar contido relevante para a túa tarefa de desenvolvemento actual. Este documento recolle os seguintes procesos de deseño:

Desenvolvemento de hardware, IP e plataforma: creación dos bloques IP PL para a plataforma de hardware, creación de núcleos PL, simulación funcional do subsistema e avaliación do tempo de Vivado®, uso de recursos e peche de enerxía. Tamén implica desenvolver a plataforma de hardware para a integración do sistema. Os temas deste documento que se aplican a este proceso de deseño inclúen:
Descricións de portos
Reloxo e reinicios
Personalización e xeración do núcleo

Core Overview
Os sinais e interfaces no deseño FPGA están conectados a unha sonda ILA e entradas de slot. Estes sinais e interfaces, unidos ás entradas de sonda e slot respectivamente, son sampliderado a velocidades de deseño e almacenado usando RAM de bloque no chip. Os sinais e interfaces do deseño Versal™ ACAP están conectados á sonda ILA e ás entradas da ranura. Estes sinais e interfaces anexos son sampconducido a velocidades de deseño usando a entrada do reloxo central e almacenado en memorias RAM de bloques no chip. Os parámetros fundamentais especifican o seguinte:

Varias sondas (ata 512) e ancho de sonda (1 a 1024).
Unha serie de slots e opcións de interface.
Rastro sampa profundidade.
Propiedade de datos e/ou disparadores para sondas.
Número de comparadores para cada sonda.

A comunicación co núcleo ILA realízase mediante unha instancia do AXI Debug Hub que se conecta ao núcleo IP do sistema de control, interface e procesamento (CIPS).

Despois de cargar o deseño no Versal ACAP, use o software do analizador lóxico Vivado® para configurar un evento de activación para a medición ILA. Despois de producirse o disparador, o sampo búfer énchese e cárgase no analizador lóxico de Vivado. Podes view estes datos usando a xanela de forma de onda. A sonda sampA funcionalidade de le e disparador está implementada na rexión lóxica programable. Bloque de memoria RAM ou UltraRAM no chip en función do destino de almacenamento que seleccionou durante a personalización, que almacena os datos ata que os cargue o software. Non é necesaria ningunha entrada ou saída do usuario para activar eventos, capturar datos ou comunicarse co núcleo ILA. O núcleo de ILA é capaz de supervisar sinais a nivel de interface, pode transmitir información a nivel de transacción, como as transaccións pendentes para as interfaces AXI4.

Comparador de disparadores de sonda ILA
Cada entrada de sonda está conectada a un comparador de disparador que é capaz de realizar varias operacións. No tempo de execución, o comparador pódese configurar para realizar comparacións = ou !=. Isto inclúe patróns de niveis coincidentes, como X0XX101. Tamén inclúe a detección de transicións de bordo como o bordo ascendente (R), o bordo descendente (F), o bordo (B) ou sen transición (N). O comparador disparador pode realizar comparacións máis complexas, incluíndo >, <, ≥ e ≤.

IMPORTANTE! O comparador está configurado no tempo de execución a través do analizador lóxico Vivado®.

Condición de activación ILA
A condición de activación é o resultado dun cálculo booleano "AND" ou "OR" de cada un dos resultados do comparador de disparadores da sonda ILA. Usando o analizador lóxico Vivado®, selecciona se son "AND" activar sondas comparadoras ou "OU". A configuración "AND" provoca un evento de activación cando se satisfacen todas as comparacións da sonda ILA. A configuración "OU" provoca un evento de activación cando se satisface algunha das comparacións da sonda ILA. A condición de activación é o evento de activación que se usa para a medición de traza ILA.

Aplicacións

O núcleo ILA está deseñado para ser usado nunha aplicación que require verificación ou depuración mediante Vivado®. A seguinte figura mostra as escrituras e lecturas do núcleo IP CIPS desde o controlador RAM do bloque AXI a través da rede AXI en chip (NoC). O núcleo ILA está conectado á rede de interface entre o AXI NoC e o controlador de RAM do bloque AXI para supervisar a transacción AXI4 no xestor de hardware.

Licenzas e pedidos
Este módulo Xilinx® LogiCORE™ IP ofrécese sen custo adicional coa Xilinx Vivado® Design Suite baixo os termos da licenza de usuario final de Xilinx.
Nota: Para verificar que precisa unha licenza, consulte a columna Licenza do Catálogo IP. Incluído significa que se inclúe unha licenza co Vivado® Design Suite; Compra significa que tes que comprar unha licenza para usar o núcleo. A información sobre outros módulos Xilinx® LogiCORE™ IP está dispoñible na páxina de propiedade intelectual de Xilinx. Para obter información sobre o prezo e a dispoñibilidade doutros módulos e ferramentas Xilinx LogiCORE IP, póñase en contacto co seu representante de vendas local de Xilinx.

Especificación do produto

Descricións de portos
As seguintes táboas proporcionan detalles sobre os portos e parámetros ILA.
Portos ILA

Táboa 1: Portos ILA
Nome do porto	E/S	Descrición
clk	I	Deseña un reloxo que controla toda a lóxica de disparador e almacenamento.
sonda [ – 1:0]	I	Entrada do porto da sonda. O número de porto da sonda está no intervalo de 0 a 511. O ancho do porto da sonda (indicado por ) está no intervalo de 1 a 1024. Debes declarar este porto como vector. Para un porto de 1 bit, use sonda [0:0].
trig_out	O	O porto trig_out pódese xerar desde a condición de activación ou desde un porto trig_in externo. Existe un control de tempo de execución do analizador lóxico para cambiar entre a condición de activación e trig_in para impulsar o trig_out.
trig_in	I	Porto de activación de entrada usado no sistema baseado en procesos para o disparador cruzado incorporado. Pódese conectar a outro ILA para crear un disparador en cascada.
slot_ _	I	Interface de slot. O tipo de interface créase dinámicamente baseándose no slot_ _ parámetro de tipo de interface. Os portos individuais dentro das interfaces están dispoñibles para o seguimento no xestor de hardware.
trig_out_ack	I	Un recoñecemento para trig_out.
trig_in_ack	O	Un recoñecemento a trig_in.
resetn	I	Tipo de entrada ILA cando se define como "Monitor de interface", este porto debería ser o mesmo sinal de reinicio que é sincrónico coa lóxica de deseño que está conectada ao Slot_ _ portos do núcleo ILA.
S_AXIS	E/S	Porto opcional. Utilízase para a conexión manual co núcleo de AXI Debug Hub cando se selecciona "Activar AXI4- Stream Interface para a conexión Manul ao AXI Debug Hub" en Opcións avanzadas.
M_AXIS	E/S	Porto opcional. Usado para a conexión manual co núcleo de AXI Debug Hub cando se selecciona "Activar AXI4- Stream Interface para a conexión manual ao AXI Debug Hub" en "Opcións avanzadas".

Táboa 1: Portos ILA (continuación)
Nome do porto	E/S	Descrición
aresetn	I	Porto opcional. Utilízase para a conexión manual co núcleo de AXI Debug Hub cando se selecciona "Activar AXI4- Stream Interface para a conexión manual ao AXI Debug Hub" en "Opcións avanzadas". Este porto debería ser sincrónico co porto de reinicio do AXI Debug Hub.
aclk	I	Porto opcional. Utilízase para a conexión manual co núcleo de AXI Debug Hub cando se selecciona "Activar AXI4- Stream Interface para a conexión manual ao AXI Debug Hub" en "Opcións avanzadas". Este porto debería ser sincrónico co porto de reloxo do AXI Debug Hub.

Parámetros ILA

Táboa 2: Parámetros ILA
Parámetro	Permitido Valores	Valores predeterminados	Descrición
Nome_compoñente	Cadea con A–Z, 0–9 e _ (subliñado)	ila_0	Nome do compoñente instanciado.
C_NUM_OF_PROBES	1–512	1	Número de portos de sonda ILA.
C_MEMORY_TYPE	0, 1	0	Destino de almacenamento dos datos capturados. 0 corresponde a RAM de bloque e 1 corresponde a UltraRAM.
C_DATA_DEPTH	1,024, 4,096, 16,384, 65,536, 131,072	1,024	Profundidade do tampón de almacenamento da sonda. Este número representa o número máximo de sampficheiros que se poden almacenar no tempo de execución para cada entrada da sonda.
C_PROBE _LARGO	1–1024	1	Ancho do porto da sonda . Onde é o porto da sonda que ten un valor de 0 a 1,023.
C_TRIGOUT_EN	Verdadeiro/Falso	FALSO	Activa a funcionalidade de disparo. Utilízanse os portos trig_out e trig_out_ack.
C_TRIGIN_EN	Verdadeiro/Falso	FALSO	Activa a función de activación. Utilízanse os portos trig_in e trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Engade fracasos adicionais aos portos da sonda. Un parámetro aplícase a todos os portos da sonda.
ALL_PROBE_SAME_MU	Verdadeiro/Falso	VERDADEIRO	Isto obriga ás mesmas unidades de valor de comparación (unidades de coincidencia) a todas as sondas.
C_PROBE _MU_CNT	1–16	1	Número de unidades de valor de comparación (coincidencia) por sonda. Isto só é válido se ALL_PROBE_SAME_MU é FALSE.
C_PROBE _TIPO	DATOS e DISPARADOR, DISPARADOR, DATOS	DATOS e DISPARADOR	Para escoller unha sonda seleccionada para especificar a condición de activación ou para o almacenamento de datos ou para ambos.
C_ADV_TRIGGER	Verdadeiro/Falso	FALSO	Activa a opción de activación avanzada. Isto habilita a máquina de estado de disparo e pode escribir a súa propia secuencia de disparo en Vivado Logic Analyzer.

Táboa 2: Parámetros ILA (continuación)
Parámetro	Permitido Valores	Valores predeterminados	Descrición
C_NUM_MONITOR_SLOTS	1-11	1	Número de ranuras de interface.
Notas: 1. O número máximo de unidades de valor de comparación (coincidencia) está limitado a 1,024. Para o disparador básico (C_ADV_TRIGGER = FALSE), cada sonda ten unha unidade de valor de comparación (como na versión anterior). Pero para a opción de activación anticipada (C_ADV_TRIGGER = TRUE), isto significa que as sondas individuais aínda poden seleccionar o número de unidades de valores de comparación de unha a catro. Pero todas as unidades de valor de comparación non deben superar máis de 1,024. Isto significa que, se precisa catro unidades de comparación por sonda, só pode usar 256 sondas.

Deseñando co núcleo

Esta sección inclúe pautas e información adicional para facilitar o deseño co núcleo.

Reloxo
O porto de entrada clk é o reloxo utilizado polo núcleo ILA para rexistrar os valores da sonda. Para obter os mellores resultados, debería ser o mesmo sinal de reloxo que sexa sincrónico coa lóxica de deseño que está unida aos portos de sonda do núcleo ILA. Cando se conecta manualmente co AXI Debug Hub, o sinal aclk debe ser sincrónico co porto de entrada do reloxo do AXI Debug Hub.

Restablece
Cando configura un tipo de entrada ILA como monitor de interface, o porto de reinicio debe ser o mesmo sinal de reinicio que é sincrónico coa lóxica de deseño cuxa interface está conectada a
slot_ _ porto do núcleo ILA. Para a conexión manual cun núcleo de AXI Debug Hub, o porto actual debe ser sincrónico co porto de reinicio dun núcleo de AXI Debug Hub.

Pasos do fluxo de deseño
Esta sección describe a personalización e a xeración do núcleo, a restrición do núcleo e os pasos de simulación, síntese e implementación específicos para este núcleo IP. Pódese atopar información máis detallada sobre os fluxos de deseño estándar de Vivado® e o integrador IP nas seguintes guías de usuario de Vivado Design Suite:

Guía de usuario de Vivado Design Suite: Deseño de subsistemas IP mediante IP Integrator (UG994)

Guía de usuario de Vivado Design Suite: deseño con IP (UG896)
Guía de usuario de Vivado Design Suite: Iniciación (UG910)
Guía de usuario de Vivado Design Suite: Simulación lóxica (UG900)

Personalización e xeración do núcleo

Esta sección inclúe información sobre o uso das ferramentas Xilinx® para personalizar e xerar o núcleo en Vivado® Design Suite. Se está a personalizar e xerar o núcleo no integrador IP de Vivado, consulte a Guía de usuario de Vivado Design Suite: Deseño de subsistemas IP mediante o integrador IP (UG994) para obter información detallada. O integrador de IP pode calcular automaticamente certos valores de configuración ao validar ou xerar o deseño. Para comprobar se os valores cambian, consulte a descrición do parámetro neste capítulo. Para view o valor do parámetro, execute o comando validate_bd_design na consola Tcl. Podes personalizar a IP para usala no teu deseño especificando valores para os distintos parámetros asociados co núcleo IP usando os seguintes pasos:

Seleccione a IP no catálogo de IP.
Fai dobre clic na IP seleccionada ou selecciona o comando Personalizar IP na barra de ferramentas ou fai clic co botón dereito no menú.

Para obter máis información, consulte a Guía de usuario de Vivado Design Suite: Deseño con IP (UG896) e a Guía de usuario de Vivado Design Suite: Introdución (UG910). As figuras deste capítulo son ilustracións do IDE de Vivado. O deseño que se mostra aquí pode variar da versión actual.

Para acceder ao núcleo, realice o seguinte:

Abre un proxecto seleccionando File despois Abre Proxecto ou crea un novo proxecto seleccionando File despois Novo Proxecto en Vivado.

Abra o catálogo de IP e navegue ata calquera das taxonomías.
Fai dobre clic en ILA para mostrar o nome principal Vivado IDE.

Panel de opcións xerais
A seguinte figura mostra a pestana Opcións xerais na configuración Nativa que lle permite especificar as opcións:

A seguinte figura mostra a pestana Opcións xerais na configuración AXI que lle permite especificar as opcións:

Nome do compoñente: use este campo de texto para proporcionar un nome de módulo único para o núcleo ILA.
Tipo de entrada ILA: esta opción especifica que tipo de interface ou sinal ILA debe depurarse. Actualmente, os valores deste parámetro son "Native Probes", "Interface Monitor" e "Mixed".
Número de sondas: use este campo de texto para seleccionar o número de portos de sonda no núcleo ILA. O intervalo válido usado no Vivado® IDE é de 1 a 64. Se precisa máis de 64 portos de sonda, cómpre utilizar o fluxo de comandos Tcl para xerar o núcleo ILA.
Un número de ranuras de interface (só dispoñible no tipo de monitor de interface e tipo mixto): esta opción permítelle seleccionar o número de ranuras de interface AXI que deben conectarse ao ILA.
Mesmo número de comparadores para todos os portos da sonda: neste panel pódese configurar o número de comparadores por sonda. Pódese activar o mesmo número de comparadores para todas as sondas seleccionando.

Paneis de portos de sonda
A seguinte figura mostra a pestana Probe Ports que lle permite especificar a configuración:

Panel de portos de sonda: o ancho de cada porto de sonda pódese configurar nos paneis de portos de sonda. Cada panel de portos de sonda ten ata sete portos.
Ancho da sonda: pódese mencionar o ancho de cada porto de sonda. O intervalo válido é de 1 a 1024.
Número de comparadores: esta opción só está habilitada cando a opción "O mesmo número de comparadores para todos os portos da sonda" está desactivada. Pódese configurar un comparador para cada sonda no intervalo de 1 a 16.
Datos e/ou disparador: o tipo de sonda para cada sonda pódese configurar usando esta opción. As opcións válidas son DATA_and_TRIGGER, DATA e TRIGGER.
Opcións do comparador: o tipo de operación ou comparación para cada sonda pódese configurar usando esta opción.

Opcións de interface
A seguinte figura mostra a pestana Opcións de interface cando se selecciona Monitor de interface ou Tipo mixto para o tipo de entrada ILA:

Tipo de interface: vendedor, biblioteca, nome e versión (VLNV) da interface que será supervisada polo núcleo ILA.
Ancho ID AXI-MM: selecciona o ancho ID da interface AXI cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Ancho de datos AXI-MM: selecciona os parámetros correspondentes a slot_Selecta o ancho de datos da interface AXI cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Anchura do enderezo AXI-MM: selecciona o ancho do enderezo da interface AXI cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Activar AXI-MM/Stream Protocol Checker: Activa o AXI4-MM ou AXI4-Stream Protocol Checker para o slot cando o slot_ o tipo de interface está configurado como AXI-MM ou AXI4-Stream, onde é o número de slot.

Activar contadores de seguimento de transaccións: activa a capacidade de seguimento de transaccións AXI4-MM.
Número de transaccións de lectura pendentes: especifica o número de transaccións de lectura pendentes por ID. O valor debe ser igual ou superior ao número de transaccións de lectura pendentes para esa conexión.
Número de transaccións de escritura pendentes: especifica o número de transaccións de escritura pendentes por ID. O valor debe ser igual ou superior ao número de transaccións de escritura pendentes para esa conexión.
Supervisar os sinais de estado APC: activa a supervisión dos sinais de estado APC para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.

Configurar a canle de enderezos de lectura de AXI como Datos: seleccione os sinais da canle de enderezos de lectura para o almacenamento de datos para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Configurar a canle de enderezo de lectura de AXI como disparador: seleccione os sinais de canle de enderezo de lectura para especificar a condición de activación para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Configurar a canle de datos de lectura de AXI como Datos: seleccione os sinais da canle de datos de lectura para o almacenamento de datos para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.

Configurar a canle de datos de lectura de AXI como disparador: seleccione os sinais da canle de datos de lectura para especificar as condicións de activación para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Configurar a canle de enderezos de escritura AXI como Datos: seleccione os sinais da canle de enderezos de escritura para o almacenamento de datos para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Configurar a canle de enderezos de escritura AXI como disparador: seleccione os sinais da canle de enderezos de escritura para especificar as condicións de activación para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.

Configurar a canle de datos de escritura AXI como Datos: seleccione sinais de canle de datos de escritura para o almacenamento de datos para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Configurar a canle de datos de escritura AXI como disparador: seleccione os sinais da canle de datos de escritura para especificar a condición de disparo para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Configurar a canle de resposta de escritura AXI como Datos: seleccione os sinais da canle de resposta de escritura para o almacenamento de datos para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.

Configurar a canle de resposta de escritura AXI como disparador: seleccione os sinais da canle de resposta de escritura para especificar a condición de activación para o slot cando o slot_ o tipo de interface está configurado como AXI-MM, onde é o número de slot.
Ancho de datos de AXI-Stream: selecciona o ancho de datos de T da interface AXI-Stream cando o slot_ o tipo de interface está configurado como AXI-Stream, onde é o número de slot.
Ancho TID AXI-Stream: selecciona o ancho TID da interface AXI-Stream cando o slot_ o tipo de interface está configurado como AXI-Stream, onde é o número de slot.

Ancho TUSER AXI-Stream: selecciona o ancho TUSER da interface AXI-Stream cando o slot_ o tipo de interface está configurado como AXI-Stream, onde é o número de slot.
Anchura TDEST AXI-Stream: selecciona o ancho TDEST da interface AXI-Stream cando o slot_ o tipo de interface está configurado como AXI-Stream, onde é o número de slot.
Configurar sinais AXIS como datos: seleccione sinais AXI4-Stream para o almacenamento de datos para o slot
cando o slot_ o tipo de interface está configurado como AXI-Stream onde é o número de slot.

Configurar sinais AXIS como disparador: seleccione sinais AXI4-Stream para especificar a condición de activación para o slot cando o slot_ o tipo de interface está configurado como AXI-Stream, onde é o número de slot.
Configurar ranura como datos e/ou disparador: selecciona sinais de ranura non AXI para especificar a condición de activación ou para almacenar datos ou para ambos para o slot cando o slot_ o tipo de interface está configurado como non AXI, onde é o número de slot.

Opcións de almacenamento
A seguinte figura mostra a pestana Opcións de almacenamento que lle permite seleccionar o tipo de destino de almacenamento e a profundidade da memoria que se vai utilizar:

Destino de almacenamento: este parámetro úsase para seleccionar o tipo de destino de almacenamento no menú despregable.
Profundidade de datos: este parámetro úsase para seleccionar un s adecuadoampprofundidade do le no menú despregable.

Opcións avanzadas
A seguinte figura mostra a pestana Opcións avanzadas:

Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub: Cando está activada, esta opción proporciona unha interface AXIS para que o IP se conecte ao AXI Debug Hub.
Activar interface de entrada de activación: marque esta opción para activar un porto de entrada de activador opcional.
Activar a interface de saída de disparador: marque esta opción para activar un porto de saída de disparador opcional.

Tubo de entrada Stages: Seleccione o número de rexistros que quere engadir para a sonda para mellorar os resultados da implementación. Este parámetro aplícase a todas as sondas.
Activador avanzado: marque para activar a secuenciación de activación baseada na máquina de estado.

Xeración de saída
Para obter máis información, consulte a Guía do usuario de Vivado Design Suite: Deseño con IP (UG896).

Limitación do núcleo

Restricións requiridas
O núcleo ILA inclúe un XDC file que contén restricións de rutas falsas adecuadas para evitar a limitación excesiva das rutas de sincronización que cruzan o dominio do reloxo. Tamén se espera que o sinal de reloxo conectado ao porto de entrada clk do núcleo ILA estea restrinxido correctamente no seu deseño.

Seleccións de dispositivos, paquetes e graos de velocidade
Esta sección non é aplicable a este núcleo IP.

Frecuencias de reloxo
Esta sección non é aplicable a este núcleo IP.

Xestión do reloxo
Esta sección non é aplicable a este núcleo IP.
Colocación do reloxo
Esta sección non é aplicable a este núcleo IP.
Banca
Esta sección non é aplicable a este núcleo IP.

Colocación do transceptor
Esta sección non é aplicable a este núcleo IP.
Estándar de E/S e colocación
Esta sección non é aplicable a este núcleo IP.

Simulación

Para obter información completa sobre os compoñentes de simulación de Vivado®, así como sobre o uso de ferramentas de terceiros compatibles, consulte a Guía de usuario de Vivado Design Suite: Simulación lóxica (UG900).

Síntese e Implementación
Para obter máis información sobre a síntese e a implementación, consulte a Guía de usuario de Vivado Design Suite: Deseño con IP (UG896).

Depuración

Este apéndice inclúe detalles sobre os recursos dispoñibles no soporte de Xilinx® websitio e ferramentas de depuración. Se a IP require unha clave de licenza, a clave debe ser verificada. As ferramentas de deseño de Vivado® teñen varios puntos de verificación de licenzas para acceder a IP con licenza a través do fluxo. Se a comprobación da licenza ten éxito, a IP pode continuar coa xeración. En caso contrario, a xeración detense cun erro. Os puntos de verificación de licenzas son aplicados polas seguintes ferramentas:

Vivado Síntese
Implementación de Vivado
write_bitstream (comando Tcl)

IMPORTANTE! O nivel de licenza IP é ignorado nos puntos de control. A proba confirma que existe unha licenza válida. Non verifica o nivel de licenza IP.

Atopa axuda en Xilinx.com

Para axudar no proceso de deseño e depuración ao usar o núcleo, o soporte de Xilinx web a páxina contén recursos clave como documentación do produto, notas de versión, rexistros de respostas, información sobre problemas coñecidos e ligazóns para obter máis asistencia para o produto. Os foros da comunidade de Xilinx tamén están dispoñibles onde os membros poden aprender, participar, compartir e facer preguntas sobre as solucións de Xilinx.

Documentación
Esta guía de produtos é o documento principal asociado ao núcleo. Esta guía, xunto coa documentación relacionada con todos os produtos que axudan no proceso de deseño, pódese atopar no soporte de Xilinx web ou mediante o Navegador de documentación de Xilinx®. Descarga o Navegador de documentación de Xilinx desde a páxina Descargas. Para obter máis información sobre esta ferramenta e as funcións dispoñibles, abra a axuda en liña despois da instalación.

Rexistros de respostas
Os rexistros de respostas inclúen información sobre os problemas que se atopan habitualmente, información útil sobre como resolver estes problemas e calquera problema coñecido cun produto Xilinx. Os rexistros de respostas créanse e mantéñense diariamente para garantir que os usuarios teñan acceso á información máis precisa dispoñible. Os rexistros de respostas para este núcleo pódense localizar usando a caixa de soporte de busca no soporte principal de Xilinx web páxina. Para maximizar os resultados da busca, utiliza palabras clave como:

Nome do produto
Mensaxe(s) da ferramenta
Resumo do problema atopado

Unha busca de filtro está dispoñible despois de que se devolvan os resultados para orientar aínda máis os resultados.

Soporte técnico
Xilinx ofrece soporte técnico nos foros da comunidade de Xilinx para este produto LogiCORE™ IP cando se usa tal e como se describe na documentación do produto. Xilinx non pode garantir o tempo, a funcionalidade ou o soporte se fai algunha das seguintes accións:

Implementar a solución en dispositivos que non estean definidos na documentación.

Personaliza a solución máis aló do permitido na documentación do produto.
Cambia calquera sección do deseño etiquetada NON MODIFICAR.

Para facer preguntas, vai aos foros da comunidade de Xilinx.

Recursos adicionais e avisos legais

Recursos Xilinx
Para obter recursos de asistencia, como Respostas, Documentación, Descargas e Foros, consulte Soporte de Xilinx.

Navegador de documentación e centros de deseño
Xilinx® Documentation Navigator (DocNav) proporciona acceso a documentos, vídeos e recursos de asistencia de Xilinx, que pode filtrar e buscar para atopar información. Para abrir DocNav:

• Desde o IDE de Vivado®, seleccione Axuda → Documentación e titoriais.
• En Windows, seleccione Inicio → Todos os programas → Ferramentas de deseño Xilinx → DocNav.
• No símbolo do sistema de Linux, introduza docnav.

Os centros de deseño de Xilinx ofrecen ligazóns a documentación organizada por tarefas de deseño e outros temas, que podes usar para aprender conceptos clave e abordar as preguntas máis frecuentes. Para acceder aos centros de deseño:

En DocNav, fai clic en Design Hubs View ficha.
No Xilinx websitio, consulte a páxina Design Hubs.

Nota: Para obter máis información sobre DocNav, consulte a páxina do Navegador de documentación en Xilinx websitio.

Referencias
Estes documentos proporcionan material complementario útil con esta guía:

Guía de usuario de Vivado Design Suite: Programación e depuración (UG908)
Guía de usuario de Vivado Design Suite: deseño con IP (UG896)
Guía de usuario de Vivado Design Suite: Deseño de subsistemas IP mediante IP Integrator (UG994)

Guía de usuario de Vivado Design Suite: Iniciación (UG910)
Guía de usuario de Vivado Design Suite: Simulación lóxica (UG900)
Guía de usuario de Vivado Design Suite: Implementación (UG904)
Guía de migración de ISE a Vivado Design Suite (UG911)
AXI Protocol Checker LogiCORE IP Product Guide (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Guía do produto (PG145)

Historial de revisións
A seguinte táboa mostra o historial de revisións deste documento.

Sección	Resumo da revisión
11/23/2020 Versión 1.1
Lanzamento inicial.	N/A

Lea: Avisos legais importantes
A información que se lle ofrece a continuación (os "Materiais") ofrécese unicamente para a selección e uso dos produtos Xilinx. Na medida en que o permita a lexislación aplicable: (1) Os materiais están dispoñibles "TAL CUAL" e con todos os fallos, Xilinx RENUNCIA A TODAS LAS GARANTÍAS E CONDICIÓNS, EXPRESAS, IMPLÍCITAS OU LEGAIS, INCLUÍDAS PERO NON LIMITADAS ÁS GARANTÍAS DE COMERCIABILIDADE, NON -INFRACCIÓN, OU ADECUACIÓN PARA CALQUERA FIN PARTICULAR; e (2) Xilinx non será responsable (xa sexa por contrato ou por agravio, incluída a neglixencia, ou baixo calquera outra teoría de responsabilidade) por calquera perda ou dano de calquera tipo ou natureza relacionado, derivado ou en relación cos Materiais. (incluído o uso que faga dos materiais), incluíndo calquera perda ou dano directo, indirecto, especial, incidental ou consecuente (incluíndo a perda de datos, beneficios, boa vontade ou calquera tipo de perda ou dano sufrido como resultado de calquera acción iniciada). por un terceiro) aínda que tal dano ou perda fose razoablemente previsible ou se lle avisara a Xilinx da posibilidade do mesmo.

Xilinx non asume ningunha obriga de corrixir os erros contidos nos materiais nin de notificarlle as actualizacións dos materiais ou das especificacións do produto. Non pode reproducir, modificar, distribuír ou mostrar publicamente os materiais sen o consentimento previo por escrito. Algúns produtos están suxeitos aos termos e condicións da garantía limitada de Xilinx; consulte as Condicións de venda de Xilinx que poden ser viewed en https://www.xilinx.com/legal.htm#tos; Os núcleos IP poden estar suxeitos ás condicións de garantía e soporte que figuran nunha licenza emitida por Xilinx. Os produtos Xilinx non están deseñados nin destinados a ser a prueba de fallos nin para o seu uso en calquera aplicación que requira un rendemento a seguridade; asume o único risco e responsabilidade polo uso dos produtos Xilinx en aplicacións tan importantes, consulte as Condicións de venda de Xilinx que poden ser viewed en https://www.xilinx.com/legal.htm#tos.
Este documento contén información preliminar e está suxeito a cambios sen previo aviso. A información aquí proporcionada refírese a produtos e/ou servizos aínda que non están dispoñibles para a venda, e ofrécese unicamente con fins informativos e non pretende, nin debe ser interpretado, como unha oferta de venda ou intento de comercialización dos produtos e/ou servizos referidos. aquí.

EXENCIÓN DE RESPONSABILIDADE DE APLICACIÓNS DE AUTOMOCIÓN
OS PRODUTOS DE AUTOMOCIÓN (IDENTIFICADOS COMO “XA” NO NÚMERO DE PARTE) NON ESTÁN GARANTIZADOS PARA O USO NO IMPREGAMENTO DE AIRBAGS OU PARA O USO EN APLICACIÓNS QUE AFECTAN O CONTROL DUN VEHÍCULO (“APLICACIÓN DE SEGURIDADE”) A MENOS QUE HAI UN CONCEPTO DE SEGURIDADE OU CARACTERÍSTICAS. COA NORMA ISO 26262 DE SEGURIDADE AUTOMOTRIZ (“DESEÑO DE SEGURIDADE”). OS CLIENTES DEBERÁN, ANTES DE UTILIZAR OU DISTRIBUIR CALQUERA SISTEMAS QUE INCORPORAN PRODUTOS, PROBAR ATENCIÓN ESTOS SISTEMAS PARA FINES DE SEGURIDADE. O USO DOS PRODUTOS NUNHA APLICACIÓN DE SEGURIDADE SEN UN DESEÑO DE SEGURIDADE CORRESE TOTALMENTE A RISCO DO CLIENTE, SUXEITO SÓ ÁS LEIS E REGULACIÓNS APLICABLES QUE REXEN AS LIMITACIONS DE RESPONSABILIDADE DO PRODUTO.
Copyright 2020 Xilinx, Inc. Xilinx, o logotipo de Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq e outras marcas designadas incluídas aquí son marcas comerciais de Xilinx nos Estados Unidos e noutros países. Todas as demais marcas comerciais son propiedade dos seus respectivos propietarios.PG357 (v1.1) 23 de novembro de 2020, ILA con AXI4-Stream Interface v1.1
Descargar PDF: Guía do analizador lóxico integrado Xilinx AXI4-Stream

Referencias

Manual de usuario