Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Úvod

Integrovaný logický analyzátor (ILA) s jadrom AXI4-Stream Interface je prispôsobiteľný logický analyzátor IP, ktorý možno použiť na monitorovanie interných signálov a rozhraní dizajnu. Jadro ILA obsahuje mnoho pokročilých funkcií moderných logických analyzátorov, vrátane booleovských spúšťacích rovníc a spúšťačov okrajových prechodov. Jadro tiež ponúka možnosť ladenia a monitorovania rozhrania spolu s kontrolou protokolu pre pamäťovo mapované AXI a AXI4-Stream. Pretože jadro ILA je synchrónne s monitorovaným dizajnom, všetky obmedzenia návrhu taktu, ktoré sú aplikované na váš návrh, sa aplikujú aj na komponenty jadra ILA. Na ladenie rozhraní v rámci návrhu je potrebné pridať ILA IP do blokového návrhu v integrátore Vivado® IP. Podobne možno pre ILA IP povoliť možnosť kontroly protokolu AXI4/AXI4-Stream v integrátore IP. Porušenia protokolu sa potom môžu zobraziť v priebehu viewer logického analyzátora Vivado.

Vlastnosti

• Používateľom voliteľný počet portov sondy a šírka sondy.
• Užívateľsky voliteľné ciele úložiska, ako napríklad blokovanie RAM a UltraRAM
• Viaceré porty sondy môžu byť kombinované do jedného spúšťacieho stavu.
• Užívateľsky voliteľné AXI sloty na ladenie AXI rozhraní v dizajne.
• Konfigurovateľné možnosti pre rozhrania AXI vrátane typov rozhraní a trace sample hĺbka.
• Údaje a spúšťacie vlastnosti pre sondy.
• Počet komparátorov a šírka pre každú sondu a jednotlivé porty v rámci rozhraní.
• Vstupné/výstupné rozhrania pre krížové spúšťanie.
• Konfigurovateľné potrubie pre vstupné sondy.
• Kontrola protokolov AXI4-MM a AXI4-Stream.

Ďalšie informácie o jadre ILA nájdete v používateľskej príručke Vivado Design Suite: Programovanie a ladenie (UG908).

IP fakty

Tabuľka faktov IP LogiCORE™
Základné špecifiká
Podporovaná rodina zariadení1	Versal™ ACAP
Podporované používateľské rozhrania	Štandard IEEE 1149.1 – JTAG
Dodávané s jadrom
Dizajn Files	RTL
Example Dizajn	Verilog
Testovacia lavica	Nie je poskytnuté
Obmedzenia File	Xilinx® Design Constraints (XDC)
Simulačný model	Nie je poskytnuté
Podporovaný S/W ovládač	N/A
Testované konštrukčné toky2
Návrhový vstup	Vivado® Design Suite
Simulácia	Podporované simulátory nájdete na Xilinx Design Tools: Sprievodca poznámkami k vydaniu.
Syntéza	Vivado Synthesis
Podpora
Všetky protokoly zmien IP Vivado	Hlavné protokoly zmien IP Vivado: 72775
Podpora Xilinx web stránku
Poznámky: 1. Úplný zoznam podporovaných zariadení nájdete v katalógu Vivado® IP. 2. Podporované verzie nástrojov nájdete v časti Xilinx Design Tools: Sprievodca poznámkami k vydaniu.

Koniecview

Navigácia v obsahu podľa procesu návrhu
Dokumentácia Xilinx® je usporiadaná okolo súboru štandardných návrhových procesov, ktoré vám pomôžu nájsť relevantný obsah pre vašu aktuálnu vývojovú úlohu. Tento dokument pokrýva nasledujúce konštrukčné procesy:

• Vývoj hardvéru, IP a platformy: Vytváranie blokov PL IP pre hardvérovú platformu, vytváranie jadier PL, funkčná simulácia podsystému a vyhodnocovanie časovania Vivado®, využívania zdrojov a vypnutia napájania. Zahŕňa tiež vývoj hardvérovej platformy pre systémovú integráciu. Témy v tomto dokumente, ktoré sa vzťahujú na tento proces navrhovania, zahŕňajú:
• Popisy portov
• Hodiny a resety
• Prispôsobenie a generovanie jadra

Core Overview
Signály a rozhrania v prevedení FPGA sú pripojené k ILA sonde a slotovým vstupom. Tieto signály a rozhrania pripojené k vstupom sondy a slotu sú sampvedené konštrukčnými rýchlosťami a uložené pomocou blokovej pamäte RAM na čipe. Signály a rozhrania v dizajne Versal™ ACAP sú pripojené k ILA sonde a slotovým vstupom. Tieto pripojené signály a rozhrania sú sampvedené pri konštrukčných rýchlostiach pomocou vstupu taktovania jadra a uložené v blokových RAM pamätiach na čipe. Základné parametre špecifikujú nasledovné:

• Počet sond (až 512) a šírka sondy (1 až 1024).
• Množstvo slotov a možností rozhrania.
• Trace sample hĺbka.
• Údaje a/alebo spúšťacie vlastnosti pre sondy.
• Počet komparátorov pre každú sondu.

Komunikácia s jadrom ILA prebieha pomocou inštancie AXI Debug Hub, ktorá sa pripája k jadru IP Control, Interface and Processing System (CIPS).

Po načítaní návrhu do Versal ACAP použite softvér analyzátora logiky Vivado® na nastavenie spúšťacej udalosti pre meranie ILA. Po výskyte spúšťača sa sampvyrovnávacia pamäť sa naplní a odošle do logického analyzátora Vivado. Môžeš view tieto údaje pomocou okna priebehu. Sonda sample a spúšťacia funkcia je implementovaná v oblasti programovateľnej logiky. Pamäť RAM na čipe alebo pamäť UltraRAM na základe cieľového úložiska, ktoré ste vybrali počas prispôsobenia, ktorá ukladá údaje, kým ich softvér neodovzdá. Na spúšťanie udalostí, zachytávanie údajov alebo komunikáciu s jadrom ILA nie je potrebný žiadny vstup alebo výstup používateľa. Jadro ILA je schopné monitorovať signály na úrovni rozhrania, môže sprostredkovať informácie na úrovni transakcií, ako sú nevybavené transakcie pre rozhrania AXI4.

ILA Probe Trigger Comparator
Každý vstup sondy je pripojený k komparátoru spúšťača, ktorý je schopný vykonávať rôzne operácie. Za behu môže byť komparátor nastavený na vykonávanie porovnania = alebo !=. To zahŕňa zodpovedajúce vzory úrovní, ako napríklad X0XX101. Zahŕňa aj detekciu okrajových prechodov, ako je stúpajúca hrana (R), zostupná hrana (F), buď hrana (B) alebo žiadny prechod (N). Komparátor spúšťača môže vykonávať komplexnejšie porovnania vrátane >, <, ≥ a ≤.

DÔLEŽITÉ! Komparátor sa nastavuje za chodu pomocou logického analyzátora Vivado®.

Stav spúšťača ILA
Spúšťacia podmienka je výsledkom boolovského výpočtu „AND“ alebo „ALEBO“ každého z výsledkov komparátora spúšťania sondy ILA. Pomocou logického analyzátora Vivado® si vyberiete, či sa má sonda „AND“ spúšťať porovnávacie sondy alebo ich „ALEBO“. Nastavenie „AND“ spôsobí spúšťaciu udalosť, keď sú splnené všetky porovnania ILA sondy. Nastavenie „ALEBO“ spôsobí spúšťaciu udalosť, keď je splnené akékoľvek porovnanie sondy ILA. Spúšťacia podmienka je spúšťacia udalosť použitá na meranie stopy ILA.

Aplikácie

Jadro ILA je navrhnuté na použitie v aplikácii, ktorá vyžaduje overenie alebo ladenie pomocou Vivado®. Nasledujúci obrázok zobrazuje zápisy a čítania jadra CIPS IP z radiča AXI bloku RAM cez AXI Network on Chip (NoC). Jadro ILA je pripojené k sieti rozhrania medzi AXI NoC a AXI blokovým RAM radičom na monitorovanie transakcie AXI4 v správcovi hardvéru.

Licencovanie a objednávanie
Tento modul Xilinx® LogiCORE™ IP sa poskytuje bez dodatočných nákladov s balíkom Xilinx Vivado® Design Suite podľa podmienok licencie pre koncového používateľa Xilinx.
Poznámka: Ak chcete overiť, či potrebujete licenciu, skontrolujte stĺpec Licencia v katalógu IP. Zahrnuté znamená, že licencia je súčasťou Vivado® Design Suite; Nákup znamená, že na používanie jadra si musíte zakúpiť licenciu. Informácie o ďalších moduloch Xilinx® LogiCORE™ IP sú dostupné na stránke duševného vlastníctva Xilinx. Informácie o cenách a dostupnosti iných modulov a nástrojov Xilinx LogiCORE IP získate od miestneho obchodného zástupcu spoločnosti Xilinx.

Špecifikácia produktu

Popisy portov
Nasledujúce tabuľky poskytujú podrobnosti o portoch a parametroch ILA.
Prístavy ILA

Tabuľka 1: Prístavy ILA
Názov portu	I/O	Popis
clk	I	Dizajnové hodiny, ktoré sledujú všetky spúšťacie a úložné logiky.
sonda [ – 1:0]	I	Vstup portu sondy. Číslo portu sondy je v rozsahu od 0 do 511. Šírka portu sondy (označená ) je v rozsahu od 1 do 1024. Tento port musíte deklarovať ako vektor. Pre 1-bitový port použite sondu [0:0].
trig_out	O	Port trig_out môže byť generovaný buď z podmienky spúšťania alebo z externého portu trig_in. Z logického analyzátora existuje ovládanie doby chodu na prepínanie medzi spúšťacou podmienkou a trig_in na riadenie trig_out.
trig_in	I	Vstupný spúšťací port používaný v procesnom systéme pre Embedded Cross Trigger. Môže byť pripojený k inému ILA na vytvorenie kaskádového spúšťača.
slot_ _	I	Rozhranie slotu. Typ rozhrania sa vytvára dynamicky na základe slot_ _ parameter typu rozhrania. Jednotlivé porty v rámci rozhraní sú dostupné na sledovanie v správcovi hardvéru.
trig_out_ack	I	Potvrdenie funkcie trig_out.
trig_in_ack	O	Potvrdenie funkcie trig_in.
resetovaný	I	Typ vstupu ILA, keď je nastavený na „Monitor rozhrania“, tento port by mal mať rovnaký resetovací signál, ktorý je synchrónny s logikou návrhu, ktorá je pripojená k slotu_ _ porty jadra ILA.
S_AXIS	I/O	Voliteľný port. Používa sa na manuálne pripojenie s jadrom AXI Debug Hub, keď je v rozšírených možnostiach vybratá možnosť „Povoliť rozhranie AXI4-Stream pre manuálne pripojenie k AXI Debug Hub“.
M_AXIS	I/O	Voliteľný port. Používa sa na manuálne pripojenie s jadrom AXI Debug Hub, keď je v 'Advanced Options' vybratá možnosť „Povoliť rozhranie AXI4-Stream pre manuálne pripojenie k AXI Debug Hub“.

Tabuľka 1: Prístavy ILA (pokračovanie)
Názov portu	I/O	Popis
aresetn	I	Voliteľný port. Používa sa na manuálne pripojenie s jadrom AXI Debug Hub, keď je v 'Advanced Options' vybratá možnosť „Povoliť rozhranie AXI4-Stream pre manuálne pripojenie k AXI Debug Hub“. Tento port by mal byť synchrónny s resetovacím portom AXI Debug Hub.
aclk	I	Voliteľný port. Používa sa na manuálne pripojenie s jadrom AXI Debug Hub, keď je v 'Advanced Options' vybratá možnosť „Povoliť rozhranie AXI4-Stream pre manuálne pripojenie k AXI Debug Hub“. Tento port by mal byť synchrónny s portom hodín AXI Debug Hub.

Parametre ILA

Tabuľka 2: Parametre ILA
Parameter	Prípustné hodnoty	Základné hodnoty	Popis
Component_Name	Reťazec s A–Z, 0–9 a _ (podčiarkovník)	ila_0	Názov inštanciovaného komponentu.
C_NUM_OF_PROBES	1 – 512	1	Počet portov sondy ILA.
C_MEMORY_TYPE	0, 1	0	Cieľ úložiska pre zachytené údaje. 0 zodpovedá blokovej RAM a 1 zodpovedá UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Hĺbka zásobníka sondy. Toto číslo predstavuje maximálny počet sampsúbory, ktoré je možné uložiť za chodu pre každý vstup sondy.
C_PROBE _WIDTH	1 – 1024	1	Šírka portu sondy . Kde je port sondy s hodnotou od 0 do 1,023 XNUMX.
C_TRIGOUT_EN	Pravda/nepravda	FALSE	Umožňuje funkciu vypínania. Používajú sa porty trig_out a trig_out_ack.
C_TRIGIN_EN	Pravda/nepravda	FALSE	Povolí funkciu spúšťania. Používajú sa porty trig_in a trig_in_ack.
C_INPUT_PIPE_STAGES	0 – 6	0	Pridajte ďalšie obvody k portom sondy. Jeden parameter platí pre všetky porty sondy.
ALL_PROBE_SAME_MU	Pravda/nepravda	PRAVDA	To si vynúti rovnaké jednotky porovnávacej hodnoty (jednotky zhody) pre všetky sondy.
C_PROBE _MU_CNT	1 – 16	1	Počet jednotiek porovnávacej hodnoty (zhody) na sondu. Toto je platné iba v prípade, že ALL_PROBE_SAME_MU je FALSE.
C_PROBE _TYPE	DÁTA a SPÚŠŤAČ, SPÚŠŤAČ, ÚDAJE	DATA a TRIGGER	Na výber vybranej sondy na špecifikovanie spúšťacej podmienky alebo na účely ukladania údajov alebo na oboje.
C_ADV_TRIGGER	Pravda/nepravda	FALSE	Povolí možnosť spustenia vopred. To umožňuje stavový stroj spúšťača a môžete si napísať svoju vlastnú spúšťaciu sekvenciu vo Vivado Logic Analyzer.

Tabuľka 2: Parametre ILA (pokračovanie)
Parameter	Prípustné hodnoty	Základné hodnoty	Popis
C_NUM_MONITOR_SLOTS	1-11	1	Počet slotov rozhrania.
Poznámky: 1. Maximálny počet jednotiek porovnávacej hodnoty (zhody) je obmedzený na 1,024 1,024. Pre základný spúšťač (C_ADV_TRIGGER = FALSE) má každá sonda jednu jednotku porovnávacej hodnoty (ako v predchádzajúcej verzii). Ale pre možnosť pokročilého spúšťania (C_ADV_TRIGGER = TRUE) to znamená, že jednotlivé sondy môžu mať stále možný výber jednotiek počtu porovnávaných hodnôt od jednej do štyroch. Všetky jednotky porovnávacej hodnoty by však nemali presiahnuť viac ako 256 XNUMX. To znamená, že ak potrebujete štyri porovnávacie jednotky na sondu, môžete použiť iba XNUMX sond.

Navrhovanie s jadrom

Táto časť obsahuje pokyny a ďalšie informácie na uľahčenie navrhovania s jadrom.

Hodiny
Vstupný port clk sú hodiny používané jadrom ILA na registráciu hodnôt sondy. Na dosiahnutie najlepších výsledkov by to mal byť rovnaký hodinový signál, ktorý je synchrónny s logikou návrhu, ktorý je pripojený k portom sondy jadra ILA. Pri manuálnom pripájaní k AXI Debug Hub by mal byť signál aclk synchrónny so vstupným portom hodín AXI Debug Hub.

resetuje
Keď nastavíte typ vstupu ILA na Monitor rozhrania, resetovací port by mal byť rovnaký resetovací signál, ktorý je synchrónny s logikou návrhu, ku ktorej je rozhranie pripojené.
slot_ _ port jadra ILA. Pre manuálne pripojenie s jadrom AXI Debug Hub by mal byť súčasný port synchrónny s resetovacím portom jadra AXI Debug Hub.

Kroky návrhu toku
Táto časť popisuje prispôsobenie a generovanie jadra, obmedzenie jadra a kroky simulácie, syntézy a implementácie, ktoré sú špecifické pre toto jadro IP. Podrobnejšie informácie o štandardných návrhových tokoch Vivado® a IP integrátorovi nájdete v nasledujúcich používateľských príručkách Vivado Design Suite:

• Používateľská príručka Vivado Design Suite: Navrhovanie podsystémov IP pomocou integrátora IP (UG994)
• Používateľská príručka Vivado Design Suite: Navrhovanie s IP (UG896)
• Používateľská príručka Vivado Design Suite: Začíname (UG910)
• Používateľská príručka Vivado Design Suite: Logic Simulation (UG900)

Prispôsobenie a generovanie jadra

Táto časť obsahuje informácie o používaní nástrojov Xilinx® na prispôsobenie a generovanie jadra v Vivado® Design Suite. Ak prispôsobujete a generujete jadro v integrátore IP Vivado, podrobné informácie nájdete v používateľskej príručke Vivado Design Suite: Navrhovanie podsystémov IP pomocou integrátora IP (UG994). IP integrátor môže automaticky vypočítať určité konfiguračné hodnoty pri overovaní alebo generovaní návrhu. Ak chcete skontrolovať, či sa hodnoty nemenia, pozrite si popis parametra v tejto kapitole. Komu view hodnotu parametra, spustite príkaz validate_bd_design v konzole Tcl. IP môžete prispôsobiť na použitie vo svojom návrhu zadaním hodnôt pre rôzne parametre súvisiace s jadrom IP pomocou nasledujúcich krokov:

1.  Vyberte IP z katalógu IP.
2.  Dvakrát kliknite na vybratú adresu IP alebo vyberte príkaz Prispôsobiť adresu IP z panela nástrojov alebo kliknite pravým tlačidlom myši na ponuku.

Podrobnosti nájdete v používateľskej príručke Vivado Design Suite: Navrhovanie pomocou IP (UG896) a v používateľskej príručke Vivado Design Suite: Začíname (UG910). Obrázky v tejto kapitole sú ilustráciami Vivado IDE. Tu zobrazené rozloženie sa môže líšiť od aktuálnej verzie.

Ak chcete získať prístup k jadru, postupujte takto:

1.  Otvorte projekt výberom File potom Open Project alebo vytvorte nový projekt výberom File potom Nový projekt vo Vivado.
2.  Otvorte katalóg IP a prejdite do ktorejkoľvek z taxonómií.
3. Dvakrát kliknite na ILA, aby ste vyvolali hlavný názov Vivado IDE.

Panel všeobecných možností
Nasledujúci obrázok zobrazuje kartu Všeobecné možnosti v natívnom nastavení, ktoré vám umožňuje zadať možnosti:

Nasledujúci obrázok zobrazuje kartu Všeobecné možnosti v nastavení AXI, ktorá vám umožňuje špecifikovať možnosti:

• Component Name: Toto textové pole použite na poskytnutie jedinečného názvu modulu pre jadro ILA.
• Typ vstupu ILA: Táto možnosť určuje, ktorý typ rozhrania alebo signálu ILA by sa mal ladiť. V súčasnosti sú hodnoty tohto parametra „Native Probes“, „Interface Monitor“ a „Mixed“.
• Počet sond: Toto textové pole použite na výber počtu portov sondy na jadre ILA. Platný rozsah používaný vo Vivado® IDE je 1 až 64. Ak potrebujete viac ako 64 portov sondy, musíte na vygenerovanie jadra ILA použiť tok príkazov Tcl.
• Počet slotov rozhrania (dostupné iba pri type monitora rozhrania a zmiešanom type): Táto možnosť vám umožňuje vybrať počet slotov rozhrania AXI, ktoré je potrebné pripojiť k ILA.
• Rovnaký počet komparátorov pre všetky porty sondy: Na tomto paneli je možné nakonfigurovať počet komparátorov na sondu. Výberom je možné aktivovať rovnaký počet komparátorov pre všetky sondy.

Panely portov sondy
Nasledujúci obrázok zobrazuje kartu Porty sondy, ktorá vám umožňuje zadať nastavenia:

• Panel portu sondy: Šírka každého portu sondy sa dá nakonfigurovať v paneloch portov sondy. Každý panel portov sondy má až sedem portov.
• Šírka sondy: Možno uviesť šírku každého portu sondy. Platný rozsah je 1 až 1024.
• Počet komparátorov: Táto možnosť je povolená len vtedy, keď je vypnutá možnosť „Rovnaký počet komparátorov pre všetky porty sondy“. Pre každú sondu je možné nastaviť komparátor v rozsahu 1 až 16.
• Dáta a/alebo spúšťač: Pomocou tejto možnosti je možné nastaviť typ sondy pre každú sondu. Platné možnosti sú DATA_and_TRIGGER, DATA a TRIGGER.
• Možnosti komparátora: Pomocou tejto možnosti je možné nastaviť typ operácie alebo porovnania pre každú sondu.

Možnosti rozhrania
Nasledujúci obrázok zobrazuje kartu Možnosti rozhrania, keď je pre typ vstupu ILA vybratý typ Monitor rozhrania alebo Zmiešaný:

• Typ rozhrania: Dodávateľ, Knižnica, Názov a Verzia (VLNV) rozhrania, ktoré má monitorovať jadro ILA.
• AXI-MM ID Width: Vyberá šírku ID rozhrania AXI, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• AXI-MM Data Width: Vyberá parametre zodpovedajúce slot_Vyberá šírku dát rozhrania AXI, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• AXI-MM Address Width: Vyberá šírku adresy rozhrania AXI, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Povoliť kontrolu protokolu AXI-MM/Stream Protocol: Povolí kontrolu protokolu AXI4-MM alebo AXI4-Stream pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM alebo AXI4-Stream, kde je číslo slotu.
• Povoliť počítadlá sledovania transakcií: Povolí možnosť sledovania transakcií AXI4-MM.
• Počet nevybavených transakcií čítania: Určuje počet nevybavených transakcií čítania na ID. Hodnota by mala byť rovnaká alebo väčšia ako počet nevybavených transakcií čítania pre dané pripojenie.
• Počet nevybavených transakcií zápisu: Určuje počet nevybavených transakcií zápisu na ID. Hodnota by mala byť rovnaká alebo väčšia ako počet nevybavených transakcií zápisu pre toto pripojenie.
• Monitorovať signály stavu APC: Umožňuje monitorovanie signálov stavu APC pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál adresy čítania AXI ako Dáta: Vyberte signály kanála čítania adresy na účely ukladania dát pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Konfigurácia kanála čítania adresy AXI ako spúšťača: Vyberte signály kanála čítania adresy na určenie podmienky spúšťania pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál čítania dát AXI ako Dáta: Vyberte signály čítania dátového kanála na účely ukladania dát pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Konfigurácia kanála čítania údajov AXI ako spúšťača: Vyberte signály kanála čítania údajov na určenie podmienok spúšťania pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál adresy zápisu AXI ako Dáta: Vyberte signály kanála zápisu adresy na účely ukladania údajov pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Konfigurácia kanála adresy zápisu AXI ako spúšťača: Vyberte signály kanála zápisu adresy pre špecifikáciu podmienok spúšťania pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Konfigurácia kanála zápisu údajov AXI ako údajového: Vyberte signály kanála zápisu údajov na účely ukladania údajov pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Konfigurácia dátového kanála zápisu AXI ako spúšťača: Vyberte signály kanála zápisu údajov na určenie podmienky spúšťania pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál odozvy na zápis AXI ako Dáta: Vyberte signály kanála odozvy na zápis na účely ukladania dát pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• Nakonfigurujte kanál odozvy na zápis AXI ako spúšťač: Vyberte signály kanála odozvy na zápis na špecifikovanie podmienky spúšťania pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-MM, kde je číslo slotu.
• AXI-Stream Tdata Width: Vyberá šírku Tdata rozhrania AXI-Stream, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-Stream, kde je číslo slotu.
• AXI-Stream TID Width: Vyberá šírku TID rozhrania AXI-Stream, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-Stream, kde je číslo slotu.
• AXI-Stream TUSER Width: Vyberá šírku TUSER rozhrania AXI-Stream, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-Stream, kde je číslo slotu.
• AXI-Stream TDEST Width: Vyberá šírku TDEST rozhrania AXI-Stream, keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-Stream, kde je číslo slotu.
• Konfigurácia signálov AXIS ako údajov: Vyberte signály AXI4-Stream na účely ukladania údajov pre slot
  keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-Stream, kde je číslo slotu.
• Konfigurácia signálov AXIS ako spúšťača: Vyberte signály AXI4-Stream na určenie podmienky spúšťania pre slot keď je slot_ typ rozhrania je nakonfigurovaný ako AXI-Stream, kde je číslo slotu.
• Konfigurácia slotu ako dátového a/alebo spúšťača: Vyberá signály slotu, ktoré nie sú AXI, na špecifikáciu podmienky spúšťania alebo na účely ukladania údajov alebo pre oba sloty keď je slot_ typ rozhrania je nakonfigurovaný ako non-AXI, kde je číslo slotu.

Možnosti úložiska
Nasledujúci obrázok zobrazuje kartu Možnosti ukladania, ktorá vám umožňuje vybrať typ cieľového úložiska a hĺbku pamäte, ktorá sa má použiť:

• Cieľ úložiska: Tento parameter sa používa na výber typu cieľa úložiska z rozbaľovacej ponuky.
• Data Depth: Tento parameter sa používa na výber vhodného sampz rozbaľovacej ponuky.

Rozšírené možnosti
Nasledujúci obrázok zobrazuje kartu Rozšírené možnosti:

• Povoliť rozhranie AXI4-Stream pre manuálne pripojenie k AXI Debug Hub: Keď je táto možnosť povolená, poskytuje IP rozhranie AXIS na pripojenie k AXI Debug Hub.
• Enable Trigger Input Interface: Začiarknutím tejto možnosti povolíte voliteľný vstupný port spúšťača.
• Enable Trigger Output Interface: Začiarknutím tejto možnosti povolíte voliteľný výstupný port spúšťača.
• Vstupné potrubie Stages: Vyberte počet registrov, ktoré chcete pridať pre sondu, aby ste zlepšili výsledky implementácie. Tento parameter platí pre všetky sondy.
• Pokročilý spúšťač: Začiarknutím tejto možnosti povolíte postupnosť spúšťania na základe stavu stroja.

Generovanie výstupu
Podrobnosti nájdete v užívateľskej príručke Vivado Design Suite: Navrhovanie s IP (UG896).

Obmedzenie jadra

Požadované obmedzenia
Jadro ILA obsahuje XDC file ktorý obsahuje vhodné obmedzenia falošnej cesty, aby sa zabránilo nadmernému obmedzeniu synchronizačných ciest krížiacich sa s hodinovou doménou. Očakáva sa tiež, že hodinový signál pripojený k vstupnému portu clk jadra ILA je vo vašom návrhu správne obmedzený.

Výber zariadenia, balíka a rýchlosti
Táto časť sa nevzťahuje na toto jadro IP.

• Frekvencie hodín
  Táto časť sa nevzťahuje na toto jadro IP.
• Správa hodín
  Táto časť sa nevzťahuje na toto jadro IP.
• Umiestnenie hodín
  Táto časť sa nevzťahuje na toto jadro IP.
• bankovníctvo
  Táto časť sa nevzťahuje na toto jadro IP.
• Umiestnenie vysielača a prijímača
  Táto časť sa nevzťahuje na toto jadro IP.
• I/O štandard a umiestnenie
  Táto časť sa nevzťahuje na toto jadro IP.

Simulácia

Komplexné informácie o komponentoch simulácie Vivado®, ako aj informácie o používaní podporovaných nástrojov tretích strán nájdete v používateľskej príručke Vivado Design Suite: Logic Simulation (UG900).

Syntéza a implementácia
Podrobnosti o syntéze a implementácii nájdete v užívateľskej príručke Vivado Design Suite: Navrhovanie s IP (UG896).

Ladenie

Táto príloha obsahuje podrobnosti o zdrojoch dostupných na podpore Xilinx® webstránky a nástroje na ladenie. Ak IP vyžaduje licenčný kľúč, kľúč je potrebné overiť. Návrhárske nástroje Vivado® majú niekoľko licenčných kontrolných bodov na zabezpečenie licencovanej IP cez tok. Ak je kontrola licencie úspešná, IP môže pokračovať vo vytváraní. V opačnom prípade sa generovanie zastaví s chybou. Kontrolné body licencie sú vynútené nasledujúcimi nástrojmi:

• Vivado Synthesis
• Implementácia Vivado
• write_bitstream (príkaz Tcl)

DÔLEŽITÉ! Úroveň licencie IP sa v kontrolných bodoch ignoruje. Test potvrdí existenciu platnej licencie. Nekontroluje úroveň licencie IP.

Pomoc nájdete na Xilinx.com

Na pomoc pri navrhovaní a procese ladenia pri používaní jadra je podpora Xilinx web obsahuje kľúčové zdroje, ako je dokumentácia k produktu, poznámky k vydaniu, záznamy odpovedí, informácie o známych problémoch a odkazy na získanie ďalšej podpory produktu. K dispozícii sú aj fóra komunity Xilinx, kde sa členovia môžu učiť, zúčastňovať sa, zdieľať a klásť otázky o riešeniach Xilinx.

Dokumentácia
Tento produktový sprievodca je hlavným dokumentom spojeným s jadrom. Túto príručku spolu s dokumentáciou týkajúcou sa všetkých produktov, ktoré pomáhajú pri procese navrhovania, nájdete na Xilinx Support web stránku alebo pomocou Xilinx® Documentation Navigator. Stiahnite si Xilinx Documentation Navigator zo stránky Downloads. Ďalšie informácie o tomto nástroji a dostupných funkciách nájdete v online pomocníkovi po inštalácii.

Záznamy odpovedí
Záznamy odpovedí obsahujú informácie o bežne sa vyskytujúcich problémoch, užitočné informácie o tom, ako tieto problémy vyriešiť, a všetky známe problémy s produktom Xilinx. Záznamy odpovedí sa vytvárajú a udržiavajú denne, čím sa zabezpečuje, že používatelia majú prístup k najpresnejším dostupným informáciám. Záznamy odpovedí pre toto jadro možno nájsť pomocou poľa Podpora vyhľadávania na hlavnej podpore Xilinx web stránku. Ak chcete maximalizovať výsledky vyhľadávania, použite kľúčové slová, ako napríklad:

• Názov produktu
• Správy nástroja
• Zhrnutie problému, ktorý sa vyskytol

Po vrátení výsledkov je k dispozícii vyhľadávanie pomocou filtra na ďalšie zacielenie na výsledky.

Technická podpora
Xilinx poskytuje technickú podporu na komunitných fórach Xilinx pre tento produkt LogiCORE™ IP, ak sa používa podľa popisu v dokumentácii produktu. Xilinx nemôže zaručiť načasovanie, funkčnosť alebo podporu, ak vykonáte niektorý z nasledujúcich krokov:

• Implementujte riešenie do zariadení, ktoré nie sú definované v dokumentácii.
• Prispôsobte riešenie nad rámec povolený v dokumentácii k produktu.
• Zmeňte ktorúkoľvek časť dizajnu označenú NEUPRAVOVAŤ.

Ak chcete položiť otázky, prejdite na fóra komunity Xilinx.

Ďalšie zdroje a právne upozornenia

Zdroje Xilinx
Zdroje podpory, ako sú odpovede, dokumentácia, súbory na prevzatie a fóra, nájdete v časti Podpora Xilinx.

Navigátor dokumentácie a dizajnové centrá
Xilinx® Documentation Navigator (DocNav) poskytuje prístup k dokumentom Xilinx, videám a zdrojom podpory, ktoré môžete filtrovať a vyhľadávať, aby ste našli informácie. Ak chcete otvoriť DocNav:

• • Z Vivado® IDE vyberte Help → Documentation and Tutorials.
  • V systéme Windows vyberte Štart → Všetky programy → Xilinx Design Tools → DocNav.
  • Do príkazového riadka systému Linux zadajte docnav.

Xilinx Design Hubs poskytujú odkazy na dokumentáciu usporiadanú podľa návrhových úloh a iných tém, ktoré môžete použiť na osvojenie si kľúčových konceptov a zodpovedanie často kladených otázok. Prístup k Design Hubs:

• V DocNav kliknite na Design Hubs View tab.
• Na Xilinx webnájdete na stránke Design Hubs.

Poznámka: Viac informácií o DocNav nájdete na stránke Documentation Navigator na Xilinx webstránky.

Referencie
Tieto dokumenty poskytujú doplnkový materiál užitočný s touto príručkou:

1.  Používateľská príručka Vivado Design Suite: Programovanie a ladenie (UG908)
2. Používateľská príručka Vivado Design Suite: Navrhovanie s IP (UG896)
3. Používateľská príručka Vivado Design Suite: Navrhovanie podsystémov IP pomocou integrátora IP (UG994)
4. Používateľská príručka Vivado Design Suite: Začíname (UG910)
5. Používateľská príručka Vivado Design Suite: Logic Simulation (UG900)
6. Používateľská príručka Vivado Design Suite: Implementácia (UG904)
7. Sprievodca migráciou ISE na Vivado Design Suite (UG911)
8. AXI Protocol Checker LogiCORE IP Product Guide (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

História revízií
Nasledujúca tabuľka zobrazuje históriu revízií tohto dokumentu.

oddiel	Zhrnutie revízie
11/23/2020 Verzia 1.1
Prvotné uvoľnenie.	N/A

Prečítajte si: Dôležité právne upozornenia
Informácie, ktoré vám tu poskytujeme (ďalej len „Materiály“), sa poskytujú výlučne na výber a používanie produktov Xilinx. V maximálnom rozsahu povolenom príslušnými zákonmi: (1) Materiály sú sprístupnené „TAK, AKO SÚ“ a so všetkými chybami, Xilinx týmto ODMIETA VŠETKY ZÁRUKY A PODMIENKY, VÝSLOVNÉ, IMPLIKOVANÉ ALEBO ŠTATUTÁRNE, VRÁTANE ALE NIE OBMEDZENÝCH ZÁRUK PREDAJNOSTI, NIE -PORUŠENIE ALEBO VHODNOSŤ NA AKÝKOĽVEK KONKRÉTNY ÚČEL; a (2) Xilinx nenesie zodpovednosť (či už na základe zmluvy alebo deliktu, vrátane nedbanlivosti, alebo na základe akejkoľvek inej teórie zodpovednosti) za akúkoľvek stratu alebo škodu akéhokoľvek druhu alebo povahy súvisiacu s materiálmi, vzniknuté na základe alebo v súvislosti s materiálmi. (vrátane vášho použitia Materiálov), a to aj za akúkoľvek priamu, nepriamu, špeciálnu, náhodnú alebo následnú stratu alebo poškodenie (vrátane straty údajov, ziskov, dobrého mena alebo akéhokoľvek typu straty alebo škody, ktorá vznikla v dôsledku akejkoľvek podanej žaloby treťou stranou), aj keď bola takáto škoda alebo strata primerane predvídateľná alebo spoločnosť Xilinx bola upozornená na možnosť toho istého.

Xilinx nepreberá žiadnu povinnosť opraviť akékoľvek chyby obsiahnuté v materiáloch alebo vás upozorniť na aktualizácie materiálov alebo špecifikácií produktu. Materiály nesmiete reprodukovať, upravovať, distribuovať ani verejne zobrazovať bez predchádzajúceho písomného súhlasu. Na niektoré produkty sa vzťahujú ustanovenia a podmienky obmedzenej záruky spoločnosti Xilinx, pozrite si podmienky predaja spoločnosti Xilinx, ktoré môžu byť viewvyd https://www.xilinx.com/legal.htm#tos; Na jadrá IP sa môžu vzťahovať podmienky záruky a podpory obsiahnuté v licencii, ktorú vám vydala spoločnosť Xilinx. Produkty Xilinx nie sú navrhnuté ani zamýšľané ako bezpečné pri poruche alebo na použitie v akejkoľvek aplikácii vyžadujúcej bezpečný výkon; preberáte výhradné riziko a zodpovednosť za používanie produktov Xilinx v takýchto kritických aplikáciách, pozrite si prosím Podmienky predaja spoločnosti Xilinx, ktoré môžu byť viewvyd https://www.xilinx.com/legal.htm#tos.
Tento dokument obsahuje predbežné informácie a môže sa zmeniť bez upozornenia. Informácie uvedené v tomto dokumente sa týkajú produktov a/alebo služieb, ktoré ešte nie sú k dispozícii na predaj a sú poskytované výlučne na informačné účely a nie sú zamýšľané, ani sa nemajú interpretovať ako ponuka na predaj alebo pokus o komercializáciu produktov a/alebo služieb, na ktoré sa odkazuje tu.

ZRIEKNUTIE SA ZODPOVEDNOSTI AUTOMOBILOVÝCH APLIKÁCIÍ
AUTOMOBILOVÉ VÝROBKY (IDENTIFIKOVANÉ AKO „XA“ V ČÍSLE DIELU) NIE SÚ ZARUČENÉ NA POUŽITIE PRI NAVÁDZANÍ AIRBAGOV ANI NA POUŽITIE V APLIKÁCIÁCH, KTORÉ OVPLYVŇUJÚ OVLÁDANIE VOZIDLA („BEZPEČNOSTNÁ APLIKÁCIA“), AK NEEXISTUJE BEZPEČNOSTNÁ ZABEZPEČENIE SO ŠTANDARDOM PRE AUTOMOBILOVÚ BEZPEČNOSŤ ISO 26262 („BEZPEČNOSTNÝ DIZAJN“). ZÁKAZNÍCI MUSIA PRED POUŽÍVANÍM ALEBO DISTRIBÚCIOU AKÝCHKOĽVEK SYSTÉMOV, KTORÉ ZAHRNUJÚ PRODUKTY, DÔKLADNE TAKÉTO SYSTÉMY VYSKÚŠAŤ Z BEZPEČNOSTNÝCH ÚČELOV. POUŽÍVANIE VÝROBKOV V BEZPEČNOSTNEJ APLIKÁCII BEZ BEZPEČNOSTNÉHO NÁVRHU JE ÚPLNE NA RIZIKO ZÁKAZNÍKA, VZŤAHUJÚCE SA LEN NA PLATNÉ ZÁKONY A PREDPISY UPRAVUJÚCE OBMEDZENIA ZODPOVEDNOSTI NA VÝROBKY.
Copyright 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq a ďalšie tu uvedené značky sú ochranné známky spoločnosti Xilinx v Spojených štátoch a iných krajinách. Všetky ostatné ochranné známky sú majetkom ich príslušných vlastníkov.PG357 (v1.1) 23. novembra 2020, ILA s AXI4-Stream Interface v1.1
Stiahnite si PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Referencie

• Používateľská príručka