Ghid pentru analizatorul logic integrat Xilinx AXI4-Stream

Analizorul logic integrat (ILA) cu nucleu de interfață AXI4-Stream este un IP analizor logic personalizabil care poate fi utilizat pentru a monitoriza semnalele interne și interfețele unui proiect. Nucleul ILA include multe caracteristici avansate ale analizoarelor logice moderne, inclusiv ecuații de declanșare booleene și declanșatoare de tranziție de margine. Nucleul oferă, de asemenea, capacitatea de depanare și monitorizare a interfeței, împreună cu verificarea protocolului pentru AXI și AXI4-Stream mapate în memorie. Deoarece nucleul ILA este sincron cu designul monitorizat, toate constrângerile de ceas de proiectare care sunt aplicate designului dumneavoastră sunt aplicate și componentelor nucleului ILA. Pentru a depana interfețele dintr-un design, ILA IP trebuie adăugat la un design bloc în integratorul Vivado® IP. În mod similar, opțiunea de verificare a protocolului AXI4/AXI4-Stream poate fi activată pentru ILA IP în integratorul IP. Încălcările protocolului pot fi apoi afișate în forma de undă viewer al analizorului logic Vivado.

Caracteristici

Numărul de porturi și lățimea sondei selectabile de utilizator.

Ținte de stocare selectabile de utilizator, cum ar fi RAM bloc și UltraRAM
Mai multe porturi de sondă pot fi combinate într-o singură condiție de declanșare.

Sloturi AXI selectabile de utilizator pentru a depana interfețele AXI într-un design.
Opțiuni configurabile pentru interfețele AXI, inclusiv tipuri de interfețe și urmeample adâncimea.

Proprietatea datelor și a declanșatorului pentru sonde.
Un număr de comparatoare și lățimea pentru fiecare sondă și porturi individuale din interfețe.

Interfețe de declanșare încrucișată de intrare/ieșire.
Conducte configurabile pentru sondele de intrare.

Verificarea protocolului AXI4-MM și AXI4-Stream.

Pentru mai multe informații despre nucleul ILA, consultați Ghidul utilizatorului Vivado Design Suite: Programare și depanare (UG908).

Fapte IP

Tabelul cu informații despre IP LogiCORE™
Specificații de bază
Familia de dispozitive acceptată1	Versal™ ACAP
Interfețe de utilizator acceptate	Standardul IEEE 1149.1 – JTAG
Prevazut cu Core
Proiecta Files	RTL
Example Design	Verilog
Banc de testare	Nu este furnizat
Constrângeri File	Constrângeri de proiectare Xilinx® (XDC)
Model de simulare	Nu este furnizat
Driver S/W acceptat	N / A
Fluxuri de proiectare testate2
Intrare în design	Vivado® Design Suite
Simulare	Pentru simulatoarele acceptate, consultați Instrumente de proiectare Xilinx: Ghid pentru note de lansare.
Sinteză	Sinteza Vivado
Sprijin
Toate jurnalele de modificări Vivado IP	Jurnalele de modificare a IP Master Vivado: 72775
Suport Xilinx web pagină
Note: 1. Pentru o listă completă a dispozitivelor acceptate, consultați catalogul Vivado® IP. 2. Pentru versiunile acceptate ale instrumentelor, consultați Instrumente de proiectare Xilinx: Ghid pentru note de lansare.

Pesteview

Navigarea conținutului prin procesul de proiectare
Documentația Xilinx® este organizată în jurul unui set de procese standard de proiectare pentru a vă ajuta să găsiți conținut relevant pentru sarcina dvs. curentă de dezvoltare. Acest document acoperă următoarele procese de proiectare:

Dezvoltare hardware, IP și platformă: Crearea blocurilor IP PL pentru platforma hardware, crearea nucleelor PL, simularea funcțională a subsistemului și evaluarea sincronizarii Vivado®, utilizarea resurselor și închiderea alimentării. De asemenea, implică dezvoltarea platformei hardware pentru integrarea sistemului. Subiectele din acest document care se aplică acestui proces de proiectare includ:
Descrieri porturi

Ceasare și resetare
Personalizarea și generarea nucleului

Core Overview
Semnalele și interfețele din designul FPGA sunt conectate la o sondă ILA și la intrările slot. Aceste semnale și interfețe, atașate la intrările sondei și, respectiv, slotului, sunt sampcondus la viteze de proiectare și stocat folosind RAM bloc pe cip. Semnalele și interfețele din designul Versal™ ACAP sunt conectate la sonda ILA și intrările slotului. Aceste semnale și interfețe atașate sunt sampcondus la viteze de proiectare folosind intrarea ceasului de bază și stocat în memorie RAM bloc pe cip. Parametrii de bază specifică următoarele:

Un număr de sonde (până la 512) și lățimea sondei (de la 1 la 1024).

O serie de sloturi și opțiuni de interfață.
Urmă sample adâncimea.

Proprietatea datelor și/sau a declanșatorului pentru sonde.
Numărul de comparatori pentru fiecare sondă.

Comunicarea cu nucleul ILA se realizează folosind o instanță a AXI Debug Hub care se conectează la nucleul IP CIPS (control, interfață și procesare).

După ce proiectul este încărcat în Versal ACAP, utilizați software-ul de analiză logică Vivado® pentru a configura un eveniment de declanșare pentru măsurarea ILA. După ce apare declanșarea, sampBuffer-ul este umplut și încărcat în analizorul logic Vivado. Puteți view aceste date utilizând fereastra formei de undă. Sonda sampFuncționalitatea chi-ului și a declanșatorului este implementată în regiunea logică programabilă. Bloc RAM sau memorie UltraRAM pe cip pe baza țintei de stocare pe care ați selectat-o în timpul personalizării, care stochează datele până când sunt încărcate de software. Nu este necesară nicio intrare sau ieșire a utilizatorului pentru a declanșa evenimente, a captura date sau pentru a comunica cu nucleul ILA. Nucleul ILA este capabil să monitorizeze semnalele la nivel de interfață, poate transmite informații la nivel de tranzacție, cum ar fi tranzacțiile restante pentru interfețele AXI4.

Comparator de declanșare a sondei ILA
Fiecare intrare de sondă este conectată la un comparator de declanșare care este capabil să efectueze diferite operații. În timpul rulării, comparatorul poate fi setat să efectueze comparații = sau !=. Aceasta include modele de nivel de potrivire, cum ar fi X0XX101. De asemenea, include detectarea tranzițiilor de margine, cum ar fi muchia ascendentă (R), marginea descendentă (F), fie muchia (B) fie nicio tranziție (N). Comparatorul de declanșare poate efectua comparații mai complexe, inclusiv >, <, ≥ și ≤.

IMPORTANT! Comparatorul este setat la timpul de rulare prin analizorul logic Vivado®.

Condiție de declanșare ILA
Condiția de declanșare este rezultatul unui calcul boolean „ȘI” sau „SAU” al fiecăruia dintre rezultatele comparatorului de declanșare a sondei ILA. Folosind analizorul logic Vivado®, selectați dacă „ȘI” declanșați sondele comparatoare sau „SAU”. Setarea „ȘI” provoacă un eveniment de declanșare atunci când toate comparațiile sondei ILA sunt satisfăcute. Setarea „SAU” provoacă un eveniment de declanșare atunci când oricare dintre comparațiile sondei ILA este satisfăcută. Condiția de declanșare este evenimentul de declanșare utilizat pentru măsurarea urmei ILA.

Aplicații

Nucleul ILA este conceput pentru a fi utilizat într-o aplicație care necesită verificare sau depanare folosind Vivado®. Următoarea figură arată scrierile și citirile de bază CIPS IP din controlerul RAM bloc AXI prin intermediul AXI Network on Chip (NoC). Nucleul ILA este conectat la rețeaua de interfață dintre AXI NoC și controlerul RAM bloc AXI pentru a monitoriza tranzacția AXI4 în managerul hardware.

Licențiere și Comandă
Acest modul Xilinx® LogiCORE™ IP este furnizat fără costuri suplimentare împreună cu Xilinx Vivado® Design Suite în condițiile Licenței de utilizator final Xilinx.
Nota: Pentru a verifica dacă aveți nevoie de o licență, verificați coloana Licență din Catalogul IP. Inclus înseamnă că o licență este inclusă cu Vivado® Design Suite; Cumpărare înseamnă că trebuie să achiziționați o licență pentru a utiliza nucleul. Informații despre alte module Xilinx® LogiCORE™ IP sunt disponibile pe pagina Xilinx Intellectual Property. Pentru informații despre prețurile și disponibilitatea altor module și instrumente Xilinx LogiCORE IP, contactați reprezentantul local de vânzări Xilinx.

Specificația produsului

Descrieri porturi
Următoarele tabele oferă detalii despre porturile și parametrii ILA.
Porturile ILA

Tabelul 1: Porturile ILA
Numele portului	I/O	Descriere
clk	I	Ceas de proiectare care controlează toată logica de declanșare și stocare.
sondă [ – 1:0]	I	Intrarea portului sondei. Numărul portului sondei este în intervalul de la 0 la 511. Lățimea portului sondei (notat cu ) este în intervalul de la 1 la 1024. Trebuie să declarați acest port ca vector. Pentru un port pe 1 bit, utilizați sonda [0:0].
trig_out	O	Portul trig_out poate fi generat fie din condiția de declanșare, fie dintr-un port extern trig_in. Există un control al timpului de rulare de la Logic Analyzer pentru a comuta între condiția de declanșare și trig_in pentru a conduce trig_out.
trig_in	I	Port de declanșare de intrare utilizat în sistemul bazat pe proces pentru declanșare încrucișată încorporată. Poate fi conectat la un alt ILA pentru a crea un Trigger în cascadă.
slot_ _	I	Interfață cu slot. Tipul interfeței este creat dinamic pe baza slot_ _ parametru de tip de interfață. Porturile individuale din interfețe sunt disponibile pentru monitorizare în managerul hardware.
trig_out_ack	I	O confirmare pentru trig_out.
trig_in_ack	O	O confirmare pentru trig_in.
resetn	I	Tip de intrare ILA atunci când este setat la „Monitor de interfață”, acest port ar trebui să fie același semnal de resetare care este sincron cu logica de proiectare care este atașată la Slot_ _ porturile nucleului ILA.
S_AXIS	I/O	Port opțional. Folosit pentru conexiunea manuală cu nucleul AXI Debug Hub când „Activați AXI4- Stream Interface for Manul Connection to AXI Debug Hub” este selectat în Advanced Options.
M_AXIS	I/O	Port opțional. Folosit pentru conectarea manuală cu nucleul AXI Debug Hub atunci când „Activați AXI4- Stream Interface for Manual Connection to AXI Debug Hub” este selectat în „Advanced Options”.

Tabelul 1: Porturile ILA (continuare)
Numele portului	I/O	Descriere
aresetn	I	Port opțional. Folosit pentru conectarea manuală cu nucleul AXI Debug Hub atunci când „Activați AXI4- Stream Interface for Manual Connection to AXI Debug Hub” este selectat în „Advanced Options”. Acest port ar trebui să fie sincron cu portul de resetare al AXI Debug Hub.
aclk	I	Port opțional. Folosit pentru conectarea manuală cu nucleul AXI Debug Hub atunci când „Activați AXI4- Stream Interface for Manual Connection to AXI Debug Hub” este selectat în „Advanced Options”. Acest port ar trebui să fie sincron cu portul de ceas al AXI Debug Hub.

Parametri ILA

Tabelul 2: Parametri ILA
Parametru	Admisibil Valori	Valori implicite	Descriere
Nume_componentă	Șir cu A–Z, 0–9 și _ (subliniere)	ila_0	Numele componentei instanțiate.
C_NUM_OF_PROBES	1–512	1	Numărul de porturi de sondă ILA.
C_MEMORY_TYPE	0, 1	0	Țintă de stocare pentru datele capturate. 0 corespunde blocului RAM și 1 corespunde UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Adâncimea tamponului de stocare a sondei. Acest număr reprezintă numărul maxim de sampfișiere care pot fi stocate în timpul execuției pentru fiecare intrare de sondă.
C_PROBE _LĂŢIME	1–1024	1	Lățimea portului sondei . Unde este portul sondei având o valoare de la 0 la 1,023.
C_TRIGOUT_EN	Adevărat/Fals	FALS	Activează funcționalitatea de declanșare. Sunt folosite porturile trig_out și trig_out_ack.
C_TRIGIN_EN	Adevărat/Fals	FALS	Activează funcția trig. Sunt folosite porturile trig_in și trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Adăugați flop-uri suplimentare la porturile sondei. Un parametru este valabil pentru toate porturile sondei.
ALL_PROBE_SAME_MU	Adevărat/Fals	ADEVĂRAT	Acest lucru forțează aceleași unități de comparare (unități de potrivire) la toate sondele.
C_PROBE _MU_CNT	1–16	1	Numărul de unități de comparare (potrivire) per sondă. Acest lucru este valabil numai dacă ALL_PROBE_SAME_MU este FALSE.
C_PROBE _TIP	DATE și TRIGGER, TRIGGER, DATA	DATE și TRIGGER	Pentru a alege o sondă selectată pentru specificarea condiției de declanșare sau în scopul stocării datelor sau pentru ambele.
C_ADV_TRIGGER	Adevărat/Fals	FALS	Activează opțiunea de declanșare în avans. Aceasta permite mașina de declanșare a stării și vă puteți scrie propria secvență de declanșare în Vivado Logic Analyzer.

Tabelul 2: Parametri ILA (continuare)
Parametru	Admisibil Valori	Valori implicite	Descriere
C_NUM_MONITOR_SLOTS	1-11	1	Numărul de sloturi de interfață.
Note: 1. Numărul maxim de unități de comparare (potrivire) este limitat la 1,024. Pentru declanșatorul de bază (C_ADV_TRIGGER = FALSE), fiecare sondă are o unitate de comparare a valorii (ca și în versiunea anterioară). Dar pentru opțiunea de declanșare în avans (C_ADV_TRIGGER = TRUE), aceasta înseamnă că sondele individuale pot avea în continuare o posibilă selecție a numărului de unități de comparare de la unu la patru. Dar toate unitățile de comparare nu trebuie să depășească mai mult de 1,024. Aceasta înseamnă că, dacă aveți nevoie de patru unități de comparare per sondă, atunci aveți voie să utilizați doar 256 de sonde.

Proiectarea cu Core

Această secțiune include îndrumări și informații suplimentare pentru a facilita proiectarea cu nucleul.

Pontaj
Portul de intrare clk este ceasul utilizat de miezul ILA pentru a înregistra valorile sondei. Pentru cele mai bune rezultate, ar trebui să fie același semnal de ceas care este sincron cu logica de proiectare care este atașată la porturile de sondă ale miezului ILA. Când vă conectați manual cu AXI Debug Hub, semnalul aclk ar trebui să fie sincron cu portul de intrare a ceasului AXI Debug Hub.

Readuce
Când setați un tip de intrare ILA la monitorul de interfață, portul de resetare ar trebui să fie același semnal de resetare care este sincron cu logica de proiectare a cărei interfață este atașată la
slot_ _ portul nucleului ILA. Pentru conexiunea manuală cu un nucleu AXI Debug Hub, portul actual ar trebui să fie sincron cu portul de resetare al unui nucleu AXI Debug Hub.

Etapele fluxului de proiectare
Această secțiune descrie personalizarea și generarea nucleului, constrângerea nucleului și pașii de simulare, sinteză și implementare care sunt specifici acestui nucleu IP. Informații mai detaliate despre fluxurile de proiectare standard Vivado® și integratorul IP pot fi găsite în următoarele ghiduri de utilizare Vivado Design Suite:

Ghidul utilizatorului Vivado Design Suite: Proiectarea subsistemelor IP folosind IP Integrator (UG994)
Ghidul utilizatorului Vivado Design Suite: Proiectare cu IP (UG896)
Ghidul utilizatorului Vivado Design Suite: Noțiuni introductive (UG910)
Ghidul utilizatorului Vivado Design Suite: Simulare logică (UG900)

Personalizarea și generarea nucleului

Această secțiune include informații despre utilizarea instrumentelor Xilinx® pentru a personaliza și genera nucleul în Vivado® Design Suite. Dacă personalizați și generați nucleul în integratorul IP Vivado, consultați Ghidul utilizatorului Vivado Design Suite: Proiectarea subsistemelor IP folosind IP Integrator (UG994) pentru informații detaliate. Integratorul IP poate calcula automat anumite valori de configurare atunci când validează sau generează designul. Pentru a verifica dacă valorile se modifică, consultați descrierea parametrului din acest capitol. La view valoarea parametrului, rulați comanda validate_bd_design în consola Tcl. Puteți personaliza IP-ul pentru a fi utilizat în designul dvs. specificând valori pentru diferiții parametri asociați cu nucleul IP utilizând următorii pași:

Selectați IP-ul din catalogul IP.
Faceți dublu clic pe IP-ul selectat sau selectați comanda Personalizare IP din bara de instrumente sau faceți clic dreapta pe meniu.

Pentru detalii, consultați Ghidul utilizatorului Vivado Design Suite: Proiectare cu IP (UG896) și Ghidul utilizatorului Vivado Design Suite: Noțiuni introductive (UG910). Figurile din acest capitol sunt ilustrații ale Vivado IDE. Aspectul descris aici poate varia față de versiunea actuală.

Pentru a accesa nucleul, efectuați următoarele:

Deschideți un proiect selectând File apoi Deschideți Proiect sau creați un proiect nou selectând File apoi Proiect Nou în Vivado.
Deschideți catalogul IP și navigați la oricare dintre taxonomii.

Faceți dublu clic pe ILA pentru a afișa numele de bază Vivado IDE.

Panoul de opțiuni generale
Următoarea figură arată fila Opțiuni generale din setarea Nativă care vă permite să specificați opțiunile:

Următoarea figură arată fila Opțiuni generale din setarea AXI, care vă permite să specificați opțiunile:

Nume componentă: utilizați acest câmp de text pentru a furniza un nume unic de modul pentru nucleul ILA.

Tip de intrare ILA: Această opțiune specifică ce tip de interfață sau semnal ILA ar trebui să fie depanat. În prezent, valorile pentru acest parametru sunt „Native Probes”, „Interface Monitor” și „Mixed”.
Număr de sonde: Utilizați acest câmp de text pentru a selecta numărul de porturi de sondă de pe miezul ILA. Intervalul valid utilizat în Vivado® IDE este de la 1 la 64. Dacă aveți nevoie de mai mult de 64 de porturi de sondă, trebuie să utilizați fluxul de comandă Tcl pentru a genera nucleul ILA.
Un număr de sloturi de interfață (disponibile numai în tipul de monitor de interfață și tip mixt): Această opțiune vă permite să selectați numărul de sloturi de interfață AXI care trebuie conectate la ILA.

Același număr de comparatoare pentru toate porturile sondei: numărul de comparatoare per sondă poate fi configurat pe acest panou. Același număr de comparatoare pentru toate sondele poate fi activat prin selectare.

Panouri porturi de sondă
Următoarea figură arată fila Probe Ports care vă permite să specificați setările:

Panou Probe Port: Lățimea fiecărui port Probe poate fi configurată în Probe Port Panels. Fiecare panou de porturi de sondă are până la șapte porturi.
Lățimea sondei: Lățimea fiecărui port sondă poate fi menționată. Intervalul valid este de la 1 la 1024.
Număr de comparatoare: Această opțiune este activată numai când opțiunea „Același număr de comparatoare pentru toate porturile de sondă” este dezactivată. Se poate seta un comparator pentru fiecare sondă în intervalul de la 1 la 16.

Date și/sau Trigger: Tipul de sondă pentru fiecare sondă poate fi setat folosind această opțiune. Opțiunile valide sunt DATA_and_TRIGGER, DATA și TRIGGER.
Opțiuni de comparare: Tipul de operare sau comparație pentru fiecare sondă poate fi setat folosind această opțiune.

Opțiuni de interfață
Următoarea figură arată fila Opțiuni interfețe atunci când este selectat Monitor de interfață sau Tip mixt pentru tipul de intrare ILA:

Tip de interfață: furnizor, bibliotecă, nume și versiune (VLNV) ale interfeței care urmează să fie monitorizate de nucleul ILA.
AXI-MM ID Width: Selectează lățimea ID a interfeței AXI atunci când slot_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.

AXI-MM Data Width: Selectează parametrii corespunzători slot_Selectează lățimea de date a interfeței AXI când slot_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
AXI-MM Address Width: Selectează lățimea adresei interfeței AXI atunci când slot_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Activare AXI-MM/Stream Protocol Checker: Activează AXI4-MM sau AXI4-Stream Protocol Checker pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM sau AXI4-Stream, unde este numărul slotului.

Activare contoare de urmărire a tranzacțiilor: Activează capacitatea de urmărire a tranzacțiilor AXI4-MM.
Număr de tranzacții de citire restante: specifică numărul de tranzacții de citire restante per ID. Valoarea ar trebui să fie egală sau mai mare decât numărul de tranzacții de citire restante pentru acea conexiune.
Număr de tranzacții de scriere restante: specifică numărul de tranzacții de scriere restante per ID. Valoarea ar trebui să fie egală sau mai mare decât numărul de tranzacții de scriere restante pentru acea conexiune.

Monitorizare semnale de stare APC: Activați monitorizarea semnalelor de stare APC pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul adresei de citire AXI ca date: selectați semnalele canalului adresei de citire pentru stocarea datelor pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul adresei de citire AXI ca declanșare: Selectați semnalele canalului adresei de citire pentru a specifica condiția de declanșare pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.

Configurați canalul de date de citire AXI ca date: selectați semnalele canalului de date de citire pentru stocarea datelor pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul de date de citire AXI ca declanșare: selectați semnalele canalului de date de citire pentru a specifica condițiile de declanșare pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul adresei de scriere AXI ca date: selectați semnalele canalului adresei de scriere pentru stocarea datelor pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.

Configurați canalul adresei de scriere AXI ca declanșare: selectați semnalele canalului adresei de scriere pentru a specifica condițiile de declanșare pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul de date de scriere AXI ca date: selectați semnalele canalului de scriere de date pentru stocarea datelor pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul de date de scriere AXI ca declanșare: selectați semnalele canalului de date de scriere pentru a specifica condiția de declanșare pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.

Configurați canalul de răspuns de scriere AXI ca date: selectați semnalele canalului de răspuns de scriere pentru stocarea datelor pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
Configurați canalul de răspuns de scriere AXI ca declanșare: Selectați semnalele canalului de răspuns de scriere pentru a specifica condiția de declanșare pentru slot cand slotul_ tipul de interfață este configurat ca AXI-MM, unde este numărul slotului.
AXI-Stream Tdata Width: Selectează lățimea Tdata a interfeței AXI-Stream atunci când slot_ tipul de interfață este configurat ca AXI-Stream, unde este numărul slotului.

AXI-Stream TID Width: Selectează lățimea TID a interfeței AXI-Stream atunci când slot_ tipul de interfață este configurat ca AXI-Stream, unde este numărul slotului.
AXI-Stream TUSER Width: Selectează lățimea TUSER a interfeței AXI-Stream atunci când slot_ tipul de interfață este configurat ca AXI-Stream, unde este numărul slotului.
AXI-Stream TDEST Width: Selectează lățimea TDEST a interfeței AXI-Stream atunci când slot_ tipul de interfață este configurat ca AXI-Stream, unde este numărul slotului.

Configurați semnalele AXIS ca date: selectați semnalele AXI4-Stream pentru stocarea datelor pentru slot
cand slotul_ tipul de interfață este configurat ca AXI-Stream unde este numărul slotului.
Configurați semnalele AXIS ca declanșare: Selectați semnalele AXI4-Stream pentru a specifica condiția de declanșare pentru slot cand slotul_ tipul de interfață este configurat ca AXI-Stream, unde este numărul slotului.
Configurați slotul ca date și/sau declanșare: selectează semnale de slot non-AXI pentru a specifica condiția de declanșare sau pentru scopul de stocare a datelor sau pentru ambele pentru slot cand slotul_ tipul de interfață este configurat ca non-AXI, unde este numărul slotului.

Opțiuni de stocare
Următoarea figură arată fila Opțiuni de stocare care vă permite să selectați tipul țintei de stocare și adâncimea memoriei de utilizat:

Țintă de stocare: Acest parametru este utilizat pentru a selecta tipul țintei de stocare din meniul derulant.

Data Depth: Acest parametru este utilizat pentru a selecta un s adecvatampadâncimea chiului din meniul derulant.

Opțiuni avansate
Următoarea figură arată fila Opțiuni avansate:

Activați interfața AXI4-Stream pentru conexiunea manuală la AXI Debug Hub: Când este activată, această opțiune oferă o interfață AXIS pentru IP pentru a se conecta la AXI Debug Hub.
Activare interfață de intrare declanșare: bifați această opțiune pentru a activa un port de intrare opțional de declanșare.
Activare interfață de ieșire de declanșare: bifați această opțiune pentru a activa un port de ieșire de declanșare opțional.

Conducta de intrare Stages: Selectați numărul de registre pe care doriți să-l adăugați pentru sondă pentru a îmbunătăți rezultatele implementării. Acest parametru se aplică tuturor sondelor.
Declanșare avansată: Bifați pentru a activa secvențierea declanșatorului bazată pe mașina de stare.

Generare ieșire
Pentru detalii, consultați Ghidul utilizatorului Vivado Design Suite: Proiectare cu IP (UG896).

Constrângerea Miezului

Constrângeri obligatorii
Nucleul ILA include un XDC file care conține constrângeri de cale falsă adecvate pentru a preveni supra-constrângerea căilor de sincronizare care traversează domeniul de ceas. De asemenea, este de așteptat ca semnalul de ceas conectat la portul de intrare clk al miezului ILA să fie limitat în mod corespunzător în proiectarea dvs.

Selecții de dispozitiv, pachet și grad de viteză
Această secțiune nu se aplică pentru acest nucleu IP.

Frecvențele ceasului
Această secțiune nu se aplică pentru acest nucleu IP.

Managementul ceasului
Această secțiune nu se aplică pentru acest nucleu IP.
Plasarea ceasului
Această secțiune nu se aplică pentru acest nucleu IP.
Bancar
Această secțiune nu se aplică pentru acest nucleu IP.

Plasarea transceiverului
Această secțiune nu se aplică pentru acest nucleu IP.
Standard I/O și plasare
Această secțiune nu se aplică pentru acest nucleu IP.

Simulare

Pentru informații complete despre componentele de simulare Vivado®, precum și informații despre utilizarea instrumentelor terțe acceptate, consultați Ghidul utilizatorului Vivado Design Suite: Simulare logică (UG900).

Sinteză și implementare
Pentru detalii despre sinteza și implementare, consultați Ghidul utilizatorului Vivado Design Suite: Proiectare cu IP (UG896).

Depanare

Această anexă include detalii despre resursele disponibile pe Xilinx® Support website și instrumente de depanare. Dacă IP-ul necesită o cheie de licență, cheia trebuie verificată. Instrumentele de proiectare Vivado® au mai multe puncte de verificare pentru licență pentru accesarea IP-ului licențiat prin flux. Dacă verificarea licenței reușește, IP-ul poate continua generarea. În caz contrar, generația se oprește cu o eroare. Punctele de control pentru licență sunt impuse de următoarele instrumente:

Sinteza Vivado

Implementarea Vivado
write_bitstream (comanda Tcl)

IMPORTANT! Nivelul de licență IP este ignorat la punctele de control. Testul confirmă existența unei licențe valide. Nu verifică nivelul de licență IP.

Găsirea ajutorului pe Xilinx.com

Pentru a ajuta la proiectarea și procesul de depanare atunci când utilizați nucleul, suportul Xilinx web pagina conține resurse cheie, cum ar fi documentația produsului, note de lansare, înregistrări de răspunsuri, informații despre probleme cunoscute și link-uri pentru obținerea de asistență suplimentară pentru produs. Forumurile comunității Xilinx sunt, de asemenea, disponibile, unde membrii pot învăța, participa, împărtăși și pot pune întrebări despre soluțiile Xilinx.

Documentare
Acest ghid de produs este documentul principal asociat cu nucleul. Acest ghid, împreună cu documentația referitoare la toate produsele care ajută în procesul de proiectare, pot fi găsite pe Xilinx Support web sau utilizând Xilinx® Documentation Navigator. Descărcați Xilinx Documentation Navigator de pe pagina Descărcări. Pentru mai multe informații despre acest instrument și despre caracteristicile disponibile, deschideți ajutorul online după instalare.

Înregistrări de răspuns
Înregistrările de răspuns includ informații despre problemele întâlnite frecvent, informații utile despre cum să rezolvați aceste probleme și orice probleme cunoscute cu un produs Xilinx. Înregistrările de răspuns sunt create și menținute zilnic, asigurându-se că utilizatorii au acces la cele mai precise informații disponibile. Înregistrările de răspuns pentru acest nucleu pot fi găsite utilizând caseta de asistență pentru căutare de pe suportul principal Xilinx web pagină. Pentru a maximiza rezultatele căutării, utilizați cuvinte cheie precum:

Numele produsului
Mesaj(e) instrument(e)
Rezumatul problemei întâlnite

O căutare cu filtru este disponibilă după ce rezultatele sunt returnate pentru a viza în continuare rezultatele.

Suport tehnic
Xilinx oferă suport tehnic pe forumurile comunității Xilinx pentru acest produs LogiCORE™ IP atunci când este utilizat așa cum este descris în documentația produsului. Xilinx nu poate garanta sincronizarea, funcționalitatea sau asistența dacă faceți oricare dintre următoarele:

Implementați soluția în dispozitive care nu sunt definite în documentație.

Personalizați soluția dincolo de cea permisă în documentația produsului.
Schimbați orice secțiune a designului etichetată NU MODIFICA.

Pentru a pune întrebări, navigați la forumurile comunității Xilinx.

Resurse suplimentare și notificări legale

Resurse Xilinx
Pentru resurse de asistență, cum ar fi Răspunsuri, Documentație, Descărcări și Forumuri, consultați Asistență Xilinx.

Navigator de documentație și hub-uri de proiectare
Xilinx® Documentation Navigator (DocNav) oferă acces la documentele, videoclipurile și resursele de asistență Xilinx, pe care le puteți filtra și căuta pentru a găsi informații. Pentru a deschide DocNav:

• Din Vivado® IDE, selectați Ajutor → Documentație și tutoriale.
• Pe Windows, selectați Start → Toate programele → Xilinx Design Tools → DocNav.
• La promptul de comandă Linux, introduceți docnav.

Xilinx Design Hubs oferă link-uri către documentație organizată pe sarcini de proiectare și alte subiecte, pe care le puteți folosi pentru a învăța concepte cheie și pentru a răspunde la întrebările frecvente. Pentru a accesa hub-urile de design:

În DocNav, faceți clic pe Design Hubs View fila.
Pe Xilinx webpe site, consultați pagina Design Hubs.

Nota: Pentru mai multe informații despre DocNav, consultați pagina Documentation Navigator de pe Xilinx website-ul.

Referințe
Aceste documente oferă materiale suplimentare utile cu acest ghid:

Ghidul utilizatorului Vivado Design Suite: Programare și depanare (UG908)

Ghidul utilizatorului Vivado Design Suite: Proiectare cu IP (UG896)
Ghidul utilizatorului Vivado Design Suite: Proiectarea subsistemelor IP folosind IP Integrator (UG994)
Ghidul utilizatorului Vivado Design Suite: Noțiuni introductive (UG910)

Ghidul utilizatorului Vivado Design Suite: Simulare logică (UG900)
Ghidul utilizatorului Vivado Design Suite: Implementare (UG904)
Ghid de migrare de la ISE la Vivado Design Suite (UG911)

Ghid de produs AXI Protocol Checker LogiCORE IP (PG101)
AXI4-Stream Protocol Checker Ghid de produs LogiCORE IP (PG145)

Istoricul revizuirilor
Următorul tabel prezintă istoricul revizuirilor pentru acest document.

Secțiune	Rezumatul revizuirii
11/23/2020 Versiunea 1.1
Lansare inițială.	N / A

Vă rugăm să citiți: Notificări legale importante
Informațiile dezvăluite mai jos („Materiale”) sunt furnizate exclusiv pentru selectarea și utilizarea produselor Xilinx. În măsura maximă permisă de legea aplicabilă: (1) Materialele sunt puse la dispoziție „CA AȘA ESTE” și cu toate defecțiunile, Xilinx RENUNȚĂ prin prezenta TOATE GARANȚII ȘI CONDIȚII, EXPRESE, IMPLICITE SAU STATUTARE, INCLUSIV, DAR FĂRĂ LIMITAȚI LA GARANȚII DE VANTABILITATE, NECESARE. -ÎNCĂLCARE, SAU ADECVENȚĂ PENTRU ORICE SCOP ANUMIT; și (2) Xilinx nu va fi răspunzător (fie prin contract sau delict, inclusiv neglijență, sau în temeiul oricărei alte teorii a răspunderii) pentru nicio pierdere sau daune de orice fel sau natură legate de, care decurg din, sau în legătură cu, Materialele. (inclusiv utilizarea de către dvs. a Materialelor), inclusiv pentru orice pierdere sau daune directe, indirecte, speciale, incidentale sau consecutive (inclusiv pierderi de date, profituri, fonduri comerciale sau orice tip de pierdere sau daune suferite ca urmare a oricărei acțiuni introduse de către o terță parte), chiar dacă o astfel de daune sau pierdere era previzibilă în mod rezonabil sau Xilinx fusese informată cu privire la posibilitatea acesteia.

Xilinx nu își asumă nicio obligație de a corecta erorile conținute în Materiale sau de a vă anunța cu privire la actualizările Materialelor sau ale specificațiilor produsului. Nu puteți reproduce, modifica, distribui sau afișa public Materialele fără acordul scris prealabil. Anumite produse sunt supuse termenilor și condițiilor garanției limitate Xilinx; vă rugăm să consultați Termenii de vânzare Xilinx, care pot fi viewed at https://www.xilinx.com/legal.htm#tos; Nucleele IP pot fi supuse termenilor de garanție și asistență conținute într-o licență eliberată de Xilinx. Produsele Xilinx nu sunt proiectate sau destinate să fie sigure sau utilizate în orice aplicație care necesită performanță cu siguranță; vă asumați exclusiv riscul și răspunderea pentru utilizarea produselor Xilinx în astfel de aplicații critice, vă rugăm să consultați Termenii de vânzare Xilinx care pot fi viewed at https://www.xilinx.com/legal.htm#tos.
Acest document conține informații preliminare și poate fi modificat fără notificare. Informațiile furnizate aici se referă la produse și/sau servicii care nu sunt încă disponibile pentru vânzare și sunt furnizate exclusiv în scop informativ și nu sunt destinate sau interpretate ca o ofertă de vânzare sau o încercare de comercializare a produselor și/sau serviciilor la care se face referire. aici.

APLICAȚII AUTOMOTIVE EXCLINARE DE RESPONSABILITATE
PRODUSELE AUTO (IDENTIFICATE CA „XA” ÎN NUMĂRUL DE PIESĂ) NU SUNT GARANTATE PENTRU UTILIZARE ÎN IMPLANSAREA AIRBAG-urilor SAU PENTRU UTILIZARE ÎN APLICAȚII CARE AFECTEAZĂ CONTROLUL VEHICULUI („APLICAȚIE DE SIGURANȚĂ”) CU CĂRÂN DACĂ EXISTĂ UN CONCEPȚIE DE SIGURANȚĂ SAU FOARTE CU STANDARDUL DE SIGURANȚĂ AUTOMOTIVE ISO 26262 („PROIECTARE DE SIGURANȚĂ”). CLIENȚII TREBUIE, ÎNAINTE DE A UTILIZA SAU DISTRIBUIE ORICE SISTEME CARE INCORPORĂ PRODUSE, TESTEA INTEGRUIT ACESTE SISTEME ÎN SCOP DE SIGURANȚĂ. UTILIZAREA PRODUSELOR ÎNTR-O APLICAȚIE DE SIGURANȚĂ FĂRĂ UN DESIGN DE SIGURANȚĂ SE ESTE PE PLEIN PE RISCUL CLIENTULUI, FUNDA NUMAI LEGII ȘI REGULAMENTELOR APLICABILE CARE GUVERNEAZĂ LIMITAȚII PRIVIND RĂSPUNDEREA PRODUSULUI.
Drepturi de autor 2020 Xilinx, Inc. Xilinx, sigla Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq și alte mărci desemnate incluse aici sunt mărci comerciale ale Xilinx în Statele Unite și în alte țări. Toate celelalte mărci comerciale sunt proprietatea proprietarilor respectivi.PG357 (v1.1) 23 noiembrie 2020, ILA cu interfață AXI4-Stream v1.1
Descărcare PDF: Ghid pentru analizatorul logic integrat Xilinx AXI4-Stream

Referințe

Manual de utilizare