คู่มือวิเคราะห์ลอจิกรวม Xilinx AXI4-Stream
การแนะนำ
Integrated Logic Analyzer (ILA) พร้อมแกนอินเทอร์เฟซ AXI4-Stream เป็น IP ของตัววิเคราะห์ลอจิกที่ปรับแต่งได้ ซึ่งสามารถใช้เพื่อตรวจสอบสัญญาณภายในและอินเทอร์เฟซของการออกแบบ แกน ILA มีคุณลักษณะขั้นสูงมากมายของเครื่องวิเคราะห์ลอจิกสมัยใหม่ รวมถึงสมการทริกเกอร์บูลีนและทริกเกอร์การเปลี่ยนขอบ แกนหลักยังมีความสามารถในการดีบักอินเทอร์เฟซและความสามารถในการติดตาม พร้อมด้วยการตรวจสอบโปรโตคอลสำหรับ AXI ที่แมปหน่วยความจำและ AXI4-Stream เนื่องจากแกน ILA ซิงโครนัสกับการออกแบบที่กำลังตรวจสอบ ข้อจำกัดนาฬิกาการออกแบบทั้งหมดที่ใช้กับการออกแบบของคุณยังนำไปใช้กับส่วนประกอบของแกน ILA อีกด้วย หากต้องการแก้ไขข้อบกพร่องอินเทอร์เฟซภายในการออกแบบ จำเป็นต้องเพิ่ม ILA IP ให้กับการออกแบบบล็อกใน Vivado® IP Integrator ในทำนองเดียวกัน สามารถเปิดใช้งานตัวเลือกการตรวจสอบโปรโตคอล AXI4/AXI4-Stream สำหรับ ILA IP ในตัวรวม IP ได้ การละเมิดโปรโตคอลสามารถแสดงในรูปคลื่นได้ viewer ของเครื่องวิเคราะห์ลอจิก Vivado
คุณสมบัติ
- จำนวนพอร์ตโพรบและความกว้างของโพรบที่ผู้ใช้สามารถเลือกได้
- เป้าหมายการจัดเก็บข้อมูลที่ผู้ใช้สามารถเลือกได้ เช่น บล็อก RAM และ UltraRAM
- พอร์ตโพรบหลายพอร์ตสามารถรวมกันเป็นเงื่อนไขทริกเกอร์เดียวได้
- สล็อต AXI ที่ผู้ใช้สามารถเลือกได้เพื่อดีบักอินเทอร์เฟซ AXI ในการออกแบบ
- ตัวเลือกที่กำหนดค่าได้สำหรับอินเทอร์เฟซ AXI รวมถึงประเภทอินเทอร์เฟซและการติดตามampลึกมาก
- คุณสมบัติข้อมูลและทริกเกอร์สำหรับโพรบ
- จำนวนตัวเปรียบเทียบและความกว้างสำหรับแต่ละโพรบและแต่ละพอร์ตภายในอินเทอร์เฟซ
- อินเทอร์เฟซการทริกเกอร์ข้ามอินพุต/เอาต์พุต
- การวางท่อที่กำหนดค่าได้สำหรับโพรบอินพุต
- การตรวจสอบโปรโตคอล AXI4-MM และ AXI4-Stream
สำหรับข้อมูลเพิ่มเติมเกี่ยวกับแกน ILA โปรดดูคู่มือผู้ใช้ Vivado Design Suite: การเขียนโปรแกรมและการดีบัก (UG908)
ข้อเท็จจริงด้านทรัพย์สินทางปัญญา
| ตารางข้อเท็จจริง IP ของ LogiCORE™ | |
| ข้อมูลเฉพาะหลัก | |
| ตระกูลอุปกรณ์ที่รองรับ1 | เวอร์ซัล™ ACAP |
| ส่วนต่อประสานผู้ใช้ที่รองรับ | มาตรฐาน IEEE 1149.1 – เจTAG |
| มาพร้อมกับคอร์ | |
| ออกแบบ Files | อาร์ทีแอล |
| Exampเลอ ดีไซน์ | เวอริล็อก |
| ม้านั่งทดสอบ | ไม่ได้จัดเตรียมไว้ |
| ข้อจำกัด File | ข้อจำกัดการออกแบบ Xilinx® (XDC) |
| แบบจำลองสถานการณ์ | ไม่ได้จัดเตรียมไว้ |
| ไดร์เวอร์ S/W ที่รองรับ | ไม่มีข้อมูล |
| กระแสการออกแบบที่ทดสอบแล้ว2 | |
| รายการออกแบบ | วิวาโด® ดีไซน์ สวีท |
| การจำลอง | สำหรับเครื่องจำลองที่รองรับ โปรดดูที่ เครื่องมือออกแบบ Xilinx: คู่มือบันทึกประจำรุ่น. |
| สังเคราะห์ | การสังเคราะห์วิวาโด้ |
| สนับสนุน | |
| บันทึกการเปลี่ยนแปลง IP ของ Vivado ทั้งหมด | บันทึกการเปลี่ยนแปลง IP ของ Master Vivado: 72775 |
| การสนับสนุน Xilinx web หน้าหนังสือ | |
| หมายเหตุ:
1. สำหรับรายการอุปกรณ์ที่รองรับทั้งหมด โปรดดูแค็ตตาล็อก Vivado® IP 2. สำหรับเครื่องมือเวอร์ชันที่รองรับ โปรดดูที่ เครื่องมือออกแบบ Xilinx: คู่มือบันทึกประจำรุ่น. |
|
เกินview
การนำทางเนื้อหาตามกระบวนการออกแบบ
เอกสารของ Xilinx® ได้รับการจัดระเบียบตามชุดกระบวนการออกแบบมาตรฐานเพื่อช่วยคุณค้นหาเนื้อหาที่เกี่ยวข้องกับงานการพัฒนาปัจจุบันของคุณ เอกสารนี้ครอบคลุมกระบวนการออกแบบดังต่อไปนี้:
- การพัฒนาฮาร์ดแวร์ IP และแพลตฟอร์ม: การสร้างบล็อก PL IP สำหรับแพลตฟอร์มฮาร์ดแวร์ การสร้างเคอร์เนล PL การจำลองการทำงานของระบบย่อย และการประเมินเวลาของ Vivado® การใช้ทรัพยากร และการปิดระบบ ยังเกี่ยวข้องกับการพัฒนาแพลตฟอร์มฮาร์ดแวร์สำหรับการรวมระบบ หัวข้อในเอกสารนี้ที่ใช้กับกระบวนการออกแบบนี้ประกอบด้วย:
- คำอธิบายพอร์ต
- การตอกบัตรและการรีเซ็ต
- การปรับแต่งและสร้างแกนหลัก
คอร์โอเวอร์view
สัญญาณและอินเทอร์เฟซในการออกแบบ FPGA เชื่อมต่อกับโพรบ ILA และอินพุตสล็อต สัญญาณและอินเทอร์เฟซเหล่านี้ ซึ่งติดอยู่กับโพรบและอินพุตช่องตามลำดับคือampนำไปสู่ความเร็วการออกแบบและจัดเก็บโดยใช้ RAM บล็อกบนชิป สัญญาณและอินเทอร์เฟซในการออกแบบ Versal™ ACAP เชื่อมต่อกับโพรบ ILA และอินพุตสล็อต สัญญาณและอินเทอร์เฟซที่แนบมาเหล่านี้คือampนำไปสู่ความเร็วการออกแบบโดยใช้อินพุตนาฬิกาหลักและจัดเก็บไว้ในหน่วยความจำ RAM แบบบล็อกบนชิป พารามิเตอร์หลักระบุสิ่งต่อไปนี้:
- จำนวนโพรบ (สูงสุด 512) และความกว้างของโพรบ (1 ถึง 1024)
- ตัวเลือกสล็อตและอินเทอร์เฟซจำนวนหนึ่ง
- ติดตามสampลึกมาก
- ข้อมูลและ/หรือคุณสมบัติทริกเกอร์สำหรับโพรบ
- จำนวนตัวเปรียบเทียบสำหรับแต่ละโพรบ
การสื่อสารกับแกน ILA ดำเนินการโดยใช้อินสแตนซ์ของ AXI Debug Hub ที่เชื่อมต่อกับแกน IP ของระบบควบคุม อินเทอร์เฟซ และประมวลผล (CIPS)
หลังจากโหลดการออกแบบลงใน Versal ACAP แล้ว ให้ใช้ซอฟต์แวร์ตัววิเคราะห์ลอจิก Vivado® เพื่อตั้งค่าเหตุการณ์ทริกเกอร์สำหรับการวัด ILA หลังจากที่ทริกเกอร์เกิดขึ้น sampบัฟเฟอร์ถูกเติมและอัปโหลดไปยังตัววิเคราะห์ลอจิกของ Vivado คุณสามารถ view ข้อมูลนี้โดยใช้หน้าต่างรูปคลื่น โพรบเอสampฟังก์ชันไฟล์และทริกเกอร์ถูกนำมาใช้ในพื้นที่ลอจิกที่ตั้งโปรแกรมได้ On-chip block RAM หรือหน่วยความจำ UltraRAM ขึ้นอยู่กับเป้าหมายการจัดเก็บข้อมูลที่คุณเลือกระหว่างการปรับแต่ง ซึ่งจะจัดเก็บข้อมูลจนกว่าซอฟต์แวร์จะอัปโหลด ไม่จำเป็นต้องมีอินพุตหรือเอาท์พุตของผู้ใช้เพื่อทริกเกอร์เหตุการณ์ บันทึกข้อมูล หรือเพื่อสื่อสารกับแกน ILA แกน ILA มีความสามารถในการตรวจสอบสัญญาณระดับอินเทอร์เฟซ โดยสามารถถ่ายทอดข้อมูลระดับธุรกรรม เช่น ธุรกรรมคงค้างสำหรับอินเทอร์เฟซ AXI4
เครื่องเปรียบเทียบทริกเกอร์ ILA Probe
อินพุตโพรบแต่ละตัวเชื่อมต่อกับตัวเปรียบเทียบทริกเกอร์ที่สามารถดำเนินการต่างๆ ได้ ณ รันไทม์ สามารถตั้งค่าตัวเปรียบเทียบให้ดำเนินการเปรียบเทียบ = หรือ != ได้ ซึ่งรวมถึงรูปแบบระดับการจับคู่ เช่น X0XX101 นอกจากนี้ยังรวมถึงการตรวจจับการเปลี่ยนขอบ เช่น ขอบที่เพิ่มขึ้น (R) ขอบที่ตกลงมา (F) ขอบด้านใดด้านหนึ่ง (B) หรือไม่มีการเปลี่ยนแปลง (N) ตัวเปรียบเทียบทริกเกอร์สามารถทำการเปรียบเทียบที่ซับซ้อนมากขึ้น รวมถึง >, <, ≥ และ ≤
สำคัญ! ตัวเปรียบเทียบได้รับการตั้งค่าที่รันไทม์ผ่านเครื่องวิเคราะห์ลอจิก Vivado®
เงื่อนไขทริกเกอร์ ILA
เงื่อนไขทริกเกอร์คือผลลัพธ์ของการคำนวณบูลีน “AND” หรือ “OR” ของผลลัพธ์ตัวเปรียบเทียบทริกเกอร์โพรบ ILA แต่ละรายการ เมื่อใช้เครื่องวิเคราะห์ลอจิก Vivado® คุณจะเลือกว่าจะให้โพรบทริกเกอร์ตัวเปรียบเทียบ "AND" หรือ "OR" การตั้งค่า "AND" จะทำให้เกิดเหตุการณ์ทริกเกอร์เมื่อการเปรียบเทียบโพรบ ILA ทั้งหมดเป็นไปตามที่พอใจ การตั้งค่า "OR" ทำให้เกิดเหตุการณ์ทริกเกอร์เมื่อการเปรียบเทียบโพรบ ILA ใดๆ เป็นไปตามที่พอใจ เงื่อนไขทริกเกอร์คือเหตุการณ์ทริกเกอร์ที่ใช้สำหรับการวัดการติดตาม ILA
แอปพลิเคชั่น
แกน ILA ได้รับการออกแบบเพื่อใช้ในแอปพลิเคชันที่ต้องมีการตรวจสอบหรือแก้ไขจุดบกพร่องโดยใช้ Vivado® รูปต่อไปนี้แสดง CIPS IP core เขียนและอ่านจากตัวควบคุม AXI block RAM ผ่านเครือข่าย AXI บนชิป (NoC) แกน ILA เชื่อมต่อกับอินเทอร์เฟซสุทธิระหว่างตัวควบคุม AXI NoC และ AXI block RAM เพื่อตรวจสอบธุรกรรม AXI4 ในตัวจัดการฮาร์ดแวร์
การออกใบอนุญาตและการสั่งซื้อ
โมดูล Xilinx® LogiCORE™ IP นี้มาพร้อมกับ Xilinx Vivado® Design Suite โดยไม่มีค่าใช้จ่ายเพิ่มเติมภายใต้เงื่อนไขของ Xilinx End User License
บันทึก: หากต้องการตรวจสอบว่าคุณต้องการใบอนุญาต ให้ตรวจสอบคอลัมน์ใบอนุญาตของ IP Catalog รวมแล้วหมายความว่ามีใบอนุญาตรวมอยู่ใน Vivado® Design Suite การซื้อหมายความว่าคุณต้องซื้อใบอนุญาตเพื่อใช้แกนหลัก ข้อมูลเกี่ยวกับโมดูล Xilinx® LogiCORE™ IP อื่นๆ มีอยู่ที่หน้าทรัพย์สินทางปัญญาของ Xilinx สำหรับข้อมูลเกี่ยวกับราคาและความพร้อมใช้งานของโมดูลและเครื่องมือ Xilinx LogiCORE IP อื่นๆ โปรดติดต่อตัวแทนขาย Xilinx ในพื้นที่ของคุณ
ข้อมูลจำเพาะผลิตภัณฑ์
คำอธิบายพอร์ต
ตารางต่อไปนี้ให้รายละเอียดเกี่ยวกับพอร์ตและพารามิเตอร์ ILA
พอร์ตไอแอลเอ
| ตารางที่ 1: พอร์ตไอแอลเอ | ||
| ชื่อพอร์ต | ไอ/โอ | คำอธิบาย |
| คล้าก | I | ออกแบบนาฬิกาที่โอเวอร์คล็อกทริกเกอร์และตรรกะการจัดเก็บข้อมูลทั้งหมด |
| สอบสวน - – 1:0] | I | อินพุตพอร์ตโพรบ หมายเลขพอร์ตโพรบ อยู่ในช่วงตั้งแต่ 0 ถึง
511. ความกว้างของพอร์ตโพรบ (แสดงโดย ) อยู่ในช่วง 1 ถึง 1024 คุณต้องประกาศพอร์ตนี้เป็นเวกเตอร์ สำหรับพอร์ต 1 บิต ให้ใช้โพรบ [0:0]. |
| ตรีโกณมิติ | O | พอร์ต trig_out สามารถสร้างได้จากเงื่อนไขทริกเกอร์หรือจากพอร์ต trig_in ภายนอก มีการควบคุมรันไทม์จาก Logic Analyzer เพื่อสลับระหว่างเงื่อนไขทริกเกอร์และ trig_in เพื่อขับเคลื่อน trig_out |
| ตรีโกณมิติ | I | พอร์ตทริกเกอร์อินพุตที่ใช้ในระบบตามกระบวนการสำหรับ Embedded Cross Trigger สามารถเชื่อมต่อกับ ILA อื่นเพื่อสร้างทริกเกอร์แบบเรียงซ้อน |
| สล็อต_ - | I | อินเตอร์เฟซสล็อต
ประเภทของอินเทอร์เฟซ ถูกสร้างขึ้นแบบไดนามิกตาม slot_ - พารามิเตอร์ประเภทอินเทอร์เฟซ แต่ละพอร์ตภายในอินเทอร์เฟซพร้อมสำหรับการตรวจสอบในตัวจัดการฮาร์ดแวร์ |
| trig_out_ack | I | รับทราบถึง trig_out |
| trig_in_ack | O | รับทราบถึง trig_in |
| รีเซ็ต | I | ประเภทอินพุต ILA เมื่อตั้งค่าเป็น 'Interface Monitor' พอร์ตนี้ควรเป็นสัญญาณรีเซ็ตเดียวกันกับที่ซิงโครนัสกับลอจิกการออกแบบที่แนบมากับ Slot_ - พอร์ตของแกน ILA |
| S_แกน | ไอ/โอ | พอร์ตเสริม
ใช้สำหรับการเชื่อมต่อด้วยตนเองกับแกน AXI Debug Hub เมื่อเลือก 'เปิดใช้งาน AXI4- สตรีมอินเทอร์เฟซสำหรับการเชื่อมต่อ Manul ไปยัง AXI Debug Hub' ในตัวเลือกขั้นสูง |
| M_แกน | ไอ/โอ | พอร์ตเสริม
ใช้สำหรับการเชื่อมต่อด้วยตนเองกับแกน AXI Debug Hub เมื่อเลือก 'เปิดใช้งาน AXI4- สตรีมอินเทอร์เฟซสำหรับการเชื่อมต่อด้วยตนเองไปยัง AXI Debug Hub' ใน 'ตัวเลือกขั้นสูง' |
| ตารางที่ 1: พอร์ตไอแอลเอ (ต่อ) | ||
| ชื่อพอร์ต | ไอ/โอ | คำอธิบาย |
| aresetn | I | พอร์ตเสริม
ใช้สำหรับการเชื่อมต่อด้วยตนเองกับแกน AXI Debug Hub เมื่อเลือก 'เปิดใช้งาน AXI4- สตรีมอินเทอร์เฟซสำหรับการเชื่อมต่อด้วยตนเองไปยัง AXI Debug Hub' ใน 'ตัวเลือกขั้นสูง' พอร์ตนี้ควรซิงโครนัสกับพอร์ตรีเซ็ตของ AXI Debug Hub |
| แอคค | I | พอร์ตเสริม
ใช้สำหรับการเชื่อมต่อด้วยตนเองกับแกน AXI Debug Hub เมื่อเลือก 'เปิดใช้งาน AXI4- สตรีมอินเทอร์เฟซสำหรับการเชื่อมต่อด้วยตนเองไปยัง AXI Debug Hub' ใน 'ตัวเลือกขั้นสูง' พอร์ตนี้ควรซิงโครนัสกับพอร์ตนาฬิกาของ AXI Debug Hub |
พารามิเตอร์ ILA
| ตารางที่ 2: พารามิเตอร์ ILA | |||
| พารามิเตอร์ | อนุญาตได้ ค่าต่างๆ | ค่าเริ่มต้น | คำอธิบาย |
| Component_Name | สตริงที่มี A–Z, 0–9 และ _ (ขีดล่าง) | ila_0 | ชื่อของส่วนประกอบที่สร้างอินสแตนซ์ |
| C_NUM_OF_PROBES | 1–512 | 1 | จำนวนพอร์ตโพรบ ILA |
| C_MEMORY_TYPE | 0, 1 | 0 | เป้าหมายการจัดเก็บข้อมูลสำหรับข้อมูลที่บันทึกไว้ 0 สอดคล้องกับบล็อก RAM และ 1 สอดคล้องกับ UltraRAM |
| C_DATA_DEPTH | 1,024, 2,048,
4,096, 8,192, 16,384, 32,768, 65,536, 131,072 |
1,024 | ความลึกบัฟเฟอร์การจัดเก็บโพรบ ตัวเลขนี้แสดงถึงจำนวนสูงสุดของ sampไฟล์ที่สามารถจัดเก็บ ณ รันไทม์สำหรับอินพุตโพรบแต่ละตัว |
| C_PROBE _ความกว้าง | 1–1024 | 1 | ความกว้างของพอร์ตโพรบ - ที่ไหน คือพอร์ตโพรบที่มีค่าตั้งแต่ 0 ถึง 1,023 |
| C_TRIGOUT_EN | จริง/เท็จ | เท็จ | เปิดใช้งานฟังก์ชันทริกเกอร์เอาท์ ใช้พอร์ต trig_out และ trig_out_ack |
| C_TRIGIN_EN | จริง/เท็จ | เท็จ | เปิดใช้งานฟังก์ชันการทำงาน ใช้พอร์ต trig_in และ trig_in_ack |
| C_INPUT_PIPE_STAGES | 0–6 | 0 | เพิ่มฟล็อปพิเศษให้กับพอร์ตโพรบ พารามิเตอร์หนึ่งตัวใช้กับพอร์ตโพรบทั้งหมด |
| ALL_PROBE_SAME_MU | จริง/เท็จ | จริง | ซึ่งจะบังคับหน่วยค่าเปรียบเทียบเดียวกัน (หน่วยการจับคู่) กับโพรบทั้งหมด |
| C_PROBE _MU_CNT | 1–16 | 1 | จำนวนหน่วยของค่าเปรียบเทียบ (ตรงกัน) ต่อโพรบ สิ่งนี้ใช้ได้เฉพาะในกรณีที่ ALL_PROBE_SAME_MU เป็น FALSE |
| C_PROBE _พิมพ์ | ข้อมูลและทริกเกอร์ ทริกเกอร์ ข้อมูล | ข้อมูลและทริกเกอร์ | เพื่อเลือกโพรบที่เลือกไว้เพื่อระบุเงื่อนไขทริกเกอร์หรือเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลหรือทั้งสองอย่าง |
| C_ADV_TRIGGER | จริง/เท็จ | เท็จ | เปิดใช้งานตัวเลือกทริกเกอร์ล่วงหน้า ซึ่งจะเปิดใช้งานเครื่องสถานะทริกเกอร์ และคุณสามารถเขียนลำดับทริกเกอร์ของคุณเองใน Vivado Logic Analyzer |
| ตารางที่ 2: พารามิเตอร์ ILA (ต่อ) | |||
| พารามิเตอร์ | อนุญาตได้ ค่าต่างๆ | ค่าเริ่มต้น | คำอธิบาย |
| C_NUM_MONITOR_SLOTS | 1-11 | 1 | จำนวนช่องเชื่อมต่อ |
| หมายเหตุ:
1. จำนวนหน่วยเปรียบเทียบสูงสุด (ตรงกัน) จำกัดอยู่ที่ 1,024 สำหรับทริกเกอร์พื้นฐาน (C_ADV_TRIGGER = FALSE) แต่ละโพรบจะมีหน่วยค่าเปรียบเทียบหนึ่งหน่วย (เหมือนในเวอร์ชันก่อนหน้า) แต่สำหรับตัวเลือกทริกเกอร์ล่วงหน้า (C_ADV_TRIGGER = TRUE) หมายความว่าโพรบแต่ละตัวยังคงสามารถเลือกจำนวนหน่วยค่าเปรียบเทียบที่เป็นไปได้ตั้งแต่หนึ่งถึงสี่ แต่หน่วยมูลค่าเปรียบเทียบทั้งหมดไม่ควรเกิน 1,024 ซึ่งหมายความว่า หากคุณต้องการสี่หน่วยเปรียบเทียบต่อโพรบ คุณจะได้รับอนุญาตให้ใช้โพรบได้เพียง 256 อันเท่านั้น |
|||
การออกแบบด้วย Core
ส่วนนี้ประกอบด้วยแนวทางและข้อมูลเพิ่มเติมเพื่ออำนวยความสะดวกในการออกแบบด้วยแกนหลัก
การลงเวลา
พอร์ตอินพุต clk คือนาฬิกาที่ใช้โดยแกน ILA เพื่อลงทะเบียนค่าโพรบ เพื่อให้ได้ผลลัพธ์ที่ดีที่สุด ควรเป็นสัญญาณนาฬิกาเดียวกันกับที่ซิงโครไนซ์กับตรรกะการออกแบบที่ต่อกับพอร์ตโพรบของแกน ILA เมื่อเชื่อมต่อด้วยตนเองกับ AXI Debug Hub สัญญาณ aclk ควรซิงโครนัสกับพอร์ตอินพุตนาฬิกา AXI Debug Hub
รีเซ็ต
เมื่อคุณตั้งค่าประเภทอินพุต ILA เป็น Interface Monitor พอร์ตรีเซ็ตควรเป็นสัญญาณรีเซ็ตเดียวกันกับที่ซิงโครนัสกับตรรกะการออกแบบที่มีอินเทอร์เฟซต่ออยู่
สล็อต_ - ท่าเรือของแกน ILA สำหรับการเชื่อมต่อด้วยตนเองกับแกน AXI Debug Hub พอร์ตปัจจุบันควรซิงโครนัสกับพอร์ตรีเซ็ตของแกน AXI Debug Hub
ขั้นตอนการออกแบบโฟลว์
ส่วนนี้อธิบายการปรับแต่งและการสร้างคอร์ การจำกัดคอร์ และขั้นตอนการจำลอง การสังเคราะห์ และการใช้งานที่เฉพาะเจาะจงสำหรับคอร์ IP นี้ ข้อมูลรายละเอียดเพิ่มเติมเกี่ยวกับขั้นตอนการออกแบบมาตรฐานของ Vivado® และผู้รวม IP สามารถพบได้ในคู่มือผู้ใช้ Vivado Design Suite ต่อไปนี้:
- คู่มือผู้ใช้ Vivado Design Suite: การออกแบบระบบย่อย IP โดยใช้ IP Integrator (UG994)
- คู่มือผู้ใช้ Vivado Design Suite: การออกแบบด้วย IP (UG896)
- คู่มือผู้ใช้ Vivado Design Suite: เริ่มต้นใช้งาน (UG910)
- คู่มือผู้ใช้ Vivado Design Suite: การจำลองลอจิก (UG900)
การปรับแต่งและสร้างแกนหลัก
ส่วนนี้ประกอบด้วยข้อมูลเกี่ยวกับการใช้เครื่องมือ Xilinx® เพื่อปรับแต่งและสร้างแกนหลักใน Vivado® Design Suite หากคุณกำลังปรับแต่งและสร้างคอร์ใน Vivado IP Integrator โปรดดูข้อมูลโดยละเอียดในคู่มือผู้ใช้ Vivado Design Suite: การออกแบบระบบย่อย IP โดยใช้ IP Integrator (UG994) ผู้รวม IP อาจคำนวณค่าการกำหนดค่าบางอย่างโดยอัตโนมัติเมื่อตรวจสอบหรือสร้างการออกแบบ หากต้องการตรวจสอบว่าค่าเปลี่ยนแปลงหรือไม่ โปรดดูคำอธิบายของพารามิเตอร์ในบทนี้ ถึง view ค่าพารามิเตอร์ ให้รันคำสั่ง validate_bd_design ในคอนโซล Tcl คุณสามารถปรับแต่ง IP เพื่อใช้ในการออกแบบของคุณได้โดยการระบุค่าสำหรับพารามิเตอร์ต่างๆ ที่เกี่ยวข้องกับแกน IP โดยใช้ขั้นตอนต่อไปนี้:
- เลือก IP จากแคตตาล็อก IP
- ดับเบิลคลิก IP ที่เลือก หรือเลือกคำสั่งกำหนด IP เองจากแถบเครื่องมือหรือคลิกขวาที่เมนู
สำหรับรายละเอียด โปรดดูคู่มือผู้ใช้ Vivado Design Suite: การออกแบบด้วย IP (UG896) และคู่มือผู้ใช้ Vivado Design Suite: เริ่มต้นใช้งาน (UG910) ตัวเลขในบทนี้เป็นภาพประกอบของ Vivado IDE เค้าโครงที่แสดงที่นี่อาจแตกต่างกันไปจากเวอร์ชันปัจจุบัน
ในการเข้าถึงคอร์ ให้ดำเนินการดังต่อไปนี้:
- เปิดโครงการโดยเลือก File จากนั้นเปิดโครงการหรือสร้างโครงการใหม่โดยเลือก File แล้วก็โปรเจ็กต์ใหม่ใน Vivado
- เปิดแค็ตตาล็อก IP และไปที่การจัดหมวดหมู่ใดๆ
- ดับเบิลคลิก ILA เพื่อแสดงชื่อคอร์ Vivado IDE
แผงตัวเลือกทั่วไป
รูปต่อไปนี้แสดงแท็บตัวเลือกทั่วไปในการตั้งค่าดั้งเดิมที่ให้คุณระบุตัวเลือกได้:
รูปภาพต่อไปนี้แสดงแท็บตัวเลือกทั่วไปในการตั้งค่า AXI ที่ให้คุณระบุตัวเลือกได้:
- ชื่อส่วนประกอบ: ใช้ฟิลด์ข้อความนี้เพื่อระบุชื่อโมดูลเฉพาะสำหรับแกน ILA
- ประเภทอินพุต ILA: ตัวเลือกนี้ระบุประเภทของอินเทอร์เฟซหรือสัญญาณ ILA ที่ควรแก้ไขจุดบกพร่อง ในปัจจุบัน ค่าสำหรับพารามิเตอร์นี้คือ “Native Probes”, “Interface Monitor” และ “Mixed”
- จำนวนโพรบ: ใช้ฟิลด์ข้อความนี้เพื่อเลือกจำนวนพอร์ตโพรบบนแกน ILA ช่วงที่ถูกต้องที่ใช้ใน Vivado® IDE คือ 1 ถึง 64 หากคุณต้องการพอร์ตโพรบมากกว่า 64 พอร์ต คุณต้องใช้โฟลว์คำสั่ง Tcl เพื่อสร้างแกน ILA
- จำนวนช่องอินเทอร์เฟซ (ใช้ได้เฉพาะในประเภท Interface Monitor และประเภทผสม): ตัวเลือกนี้ช่วยให้คุณเลือกจำนวนช่องอินเทอร์เฟซ AXI ที่ต้องเชื่อมต่อกับ ILA
- จำนวนตัวเปรียบเทียบเท่ากันสำหรับพอร์ตโพรบทั้งหมด: คุณสามารถกำหนดค่าจำนวนตัวเปรียบเทียบต่อโพรบบนแผงนี้ได้ สามารถเปิดใช้งานตัวเปรียบเทียบจำนวนเท่ากันสำหรับโพรบทั้งหมดได้โดยการเลือก
แผงพอร์ตโพรบ
รูปต่อไปนี้แสดงแท็บ Probe Ports ที่ให้คุณระบุการตั้งค่า:
- แผงพอร์ตโพรบ: ความกว้างของพอร์ตโพรบแต่ละพอร์ตสามารถกำหนดค่าได้ในแผงพอร์ตโพรบ แผงพอร์ตโพรบแต่ละพอร์ตมีพอร์ตมากถึงเจ็ดพอร์ต
- ความกว้างของโพรบ: สามารถระบุความกว้างของพอร์ตโพรบแต่ละพอร์ตได้ ช่วงที่ถูกต้องคือ 1 ถึง 1024
- จำนวนตัวเปรียบเทียบ: ตัวเลือกนี้จะเปิดใช้งานเฉพาะเมื่อตัวเลือก “จำนวนตัวเปรียบเทียบเท่ากันสำหรับพอร์ตโพรบทั้งหมด” ถูกปิดใช้งาน สามารถตั้งค่าตัวเปรียบเทียบสำหรับโพรบแต่ละตัวในช่วง 1 ถึง 16 ได้
- ข้อมูลและ/หรือทริกเกอร์: ประเภทโพรบสำหรับโพรบแต่ละตัวสามารถตั้งค่าได้โดยใช้ตัวเลือกนี้ ตัวเลือกที่ถูกต้องคือ DATA_and_TRIGGER, DATA และ TRIGGER
- ตัวเลือกตัวเปรียบเทียบ: คุณสามารถตั้งค่าประเภทการทำงานหรือการเปรียบเทียบสำหรับโพรบแต่ละตัวได้โดยใช้ตัวเลือกนี้
ตัวเลือกอินเทอร์เฟซ
รูปภาพต่อไปนี้แสดงแท็บตัวเลือกอินเทอร์เฟซเมื่อเลือกอินเทอร์เฟซการตรวจสอบหรือประเภทผสมสำหรับประเภทอินพุต ILA:
- ประเภทอินเทอร์เฟซ: ผู้จำหน่าย ไลบรารี ชื่อ และเวอร์ชัน (VLNV) ของอินเทอร์เฟซที่จะตรวจสอบโดยแกน ILA
- ความกว้าง ID AXI-MM: เลือกความกว้าง ID ของอินเทอร์เฟซ AXI เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- ความกว้างข้อมูล AXI-MM: เลือกพารามิเตอร์ที่สอดคล้องกับ slot_เลือกความกว้างข้อมูลของอินเทอร์เฟซ AXI เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- ความกว้างของที่อยู่ AXI-MM: เลือกความกว้างของที่อยู่ของอินเทอร์เฟซ AXI เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- เปิดใช้งานตัวตรวจสอบโปรโตคอล AXI-MM/สตรีม: เปิดใช้งานตัวตรวจสอบโปรโตคอล AXI4-MM หรือ AXI4-Stream สำหรับสล็อต เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM หรือ AXI4-Stream โดยที่ คือหมายเลขสล็อต
- เปิดใช้งานตัวนับการติดตามธุรกรรม: เปิดใช้งานความสามารถในการติดตามธุรกรรม AXI4-MM
- จำนวนธุรกรรมการอ่านคงค้าง: ระบุจำนวนธุรกรรมการอ่านคงค้างต่อ ID ค่าควรเท่ากับหรือมากกว่าจำนวนธุรกรรมการอ่านที่คงค้างสำหรับการเชื่อมต่อนั้น
- จำนวนธุรกรรมการเขียนคงค้าง: ระบุจำนวนธุรกรรมการเขียนคงค้างต่อ ID ค่าควรเท่ากับหรือมากกว่าจำนวนธุรกรรมการเขียนคงค้างสำหรับการเชื่อมต่อนั้น
- ตรวจสอบสัญญาณสถานะ APC: เปิดใช้งานการตรวจสอบสัญญาณสถานะ APC สำหรับสล็อต เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องที่อยู่การอ่าน AXI เป็นข้อมูล: เลือกสัญญาณช่องที่อยู่การอ่านเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลสำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องที่อยู่การอ่าน AXI เป็นทริกเกอร์: เลือกสัญญาณช่องที่อยู่การอ่านเพื่อระบุเงื่อนไขทริกเกอร์สำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องข้อมูลการอ่าน AXI เป็นข้อมูล: เลือกสัญญาณช่องข้อมูลการอ่านเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลสำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องข้อมูลการอ่าน AXI เป็นทริกเกอร์: เลือกสัญญาณช่องข้อมูลการอ่านเพื่อระบุเงื่อนไขทริกเกอร์สำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องที่อยู่การเขียน AXI เป็นข้อมูล: เลือกสัญญาณช่องที่อยู่เขียนเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลสำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องที่อยู่การเขียน AXI เป็นทริกเกอร์: เลือกสัญญาณช่องที่อยู่การเขียนเพื่อระบุเงื่อนไขทริกเกอร์สำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องข้อมูลการเขียน AXI เป็นข้อมูล: เลือกเขียนสัญญาณช่องข้อมูลเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลสำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องข้อมูลการเขียน AXI เป็นทริกเกอร์: เลือกสัญญาณช่องสัญญาณเขียนเพื่อระบุเงื่อนไขทริกเกอร์สำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องตอบกลับการเขียน AXI เป็นข้อมูล: เลือกสัญญาณช่องตอบกลับเขียนเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลสำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องการตอบสนองการเขียน AXI เป็นทริกเกอร์: เลือกสัญญาณช่องการตอบสนองการเขียนเพื่อระบุเงื่อนไขทริกเกอร์สำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-MM โดยที่ คือหมายเลขสล็อต
- ความกว้าง Tdata ของ AXI-Stream: เลือกความกว้าง Tdata ของอินเทอร์เฟซ AXI-Stream เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-Stream โดยที่ คือหมายเลขสล็อต
- ความกว้าง TID ของ AXI-Stream: เลือกความกว้าง TID ของอินเทอร์เฟซ AXI-Stream เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-Stream โดยที่ คือหมายเลขสล็อต
- ความกว้างของ AXI-Stream TUSER: เลือกความกว้าง TUSER ของอินเทอร์เฟซ AXI-Stream เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-Stream โดยที่ คือหมายเลขสล็อต
- ความกว้าง TDEST ของ AXI-Stream: เลือกความกว้าง TDEST ของอินเทอร์เฟซ AXI-Stream เมื่อ slot_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-Stream โดยที่ คือหมายเลขสล็อต
- กำหนดค่าสัญญาณ AXIS เป็นข้อมูล: เลือกสัญญาณ AXI4-Stream เพื่อวัตถุประสงค์ในการจัดเก็บข้อมูลสำหรับช่อง
เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-Stream โดยที่ คือหมายเลขสล็อต - กำหนดค่าสัญญาณ AXIS เป็นทริกเกอร์: เลือกสัญญาณ AXI4-Stream เพื่อระบุเงื่อนไขทริกเกอร์สำหรับสล็อต เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็น AXI-Stream โดยที่ คือหมายเลขสล็อต
- กำหนดค่าช่องเป็นข้อมูลและ/หรือทริกเกอร์: เลือกสัญญาณช่องที่ไม่ใช่ AXI เพื่อระบุเงื่อนไขของทริกเกอร์หรือเพื่อวัตถุประสงค์ในการจัดเก็บข้อมูล หรือทั้งสองอย่างสำหรับช่อง เมื่อสล็อต_ ประเภทอินเทอร์เฟซได้รับการกำหนดค่าเป็นแบบไม่ใช่ AXI โดยที่ คือหมายเลขสล็อต
ตัวเลือกการจัดเก็บข้อมูล
รูปต่อไปนี้แสดงแท็บตัวเลือกการจัดเก็บข้อมูลที่ช่วยให้คุณสามารถเลือกประเภทเป้าหมายการจัดเก็บข้อมูลและความลึกของหน่วยความจำที่จะใช้:
- เป้าหมายการจัดเก็บ: พารามิเตอร์นี้ใช้เพื่อเลือกประเภทเป้าหมายการจัดเก็บจากเมนูแบบเลื่อนลง
- ความลึกของข้อมูล: พารามิเตอร์นี้ใช้เพื่อเลือกค่าที่เหมาะสมampความลึกจากเมนูแบบเลื่อนลง
ตัวเลือกขั้นสูง
รูปภาพต่อไปนี้แสดงแท็บตัวเลือกขั้นสูง:
- เปิดใช้งานอินเทอร์เฟซ AXI4-Stream สำหรับการเชื่อมต่อด้วยตนเองกับ AXI Debug Hub: เมื่อเปิดใช้งาน ตัวเลือกนี้จะให้อินเทอร์เฟซ AXIS สำหรับ IP เพื่อเชื่อมต่อกับ AXI Debug Hub
- เปิดใช้งานอินเทอร์เฟซอินพุตทริกเกอร์: เลือกตัวเลือกนี้เพื่อเปิดใช้งานพอร์ตอินพุตทริกเกอร์เสริม
- เปิดใช้งานอินเทอร์เฟซเอาต์พุตทริกเกอร์: เลือกตัวเลือกนี้เพื่อเปิดใช้งานพอร์ตเอาต์พุตทริกเกอร์เสริม
- ท่อเข้า Stages: เลือกจำนวนรีจิสเตอร์ที่คุณต้องการเพิ่มสำหรับโพรบเพื่อปรับปรุงผลลัพธ์การใช้งาน พารามิเตอร์นี้ใช้กับโพรบทั้งหมด
- ทริกเกอร์ขั้นสูง: เลือกเพื่อเปิดใช้งานการจัดลำดับทริกเกอร์ตามเครื่องสถานะ
การผลิตเอาท์พุต
สำหรับรายละเอียด โปรดดูคู่มือผู้ใช้ Vivado Design Suite: การออกแบบด้วย IP (UG896)
การจำกัดแกนกลาง
ข้อจำกัดที่จำเป็น
แกน ILA มี XDC file ที่มีข้อจำกัดเส้นทางเท็จที่เหมาะสมเพื่อป้องกันการจำกัดโดเมนนาฬิกาข้ามเส้นทางการซิงโครไนซ์มากเกินไป นอกจากนี้ ยังคาดว่าสัญญาณนาฬิกาที่เชื่อมต่อกับพอร์ตอินพุต clk ของแกน ILA จะถูกจำกัดอย่างเหมาะสมในการออกแบบของคุณ
การเลือกอุปกรณ์ แพ็คเกจ และเกรดความเร็ว
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้
- ความถี่สัญญาณนาฬิกา
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้ - การจัดการนาฬิกา
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้ - การวางตำแหน่งนาฬิกา
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้ - การธนาคาร
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้ - ตำแหน่งตัวรับส่งสัญญาณ
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้ - มาตรฐาน I/O และตำแหน่ง
ส่วนนี้ใช้ไม่ได้กับแกน IP นี้
การจำลอง
สำหรับข้อมูลที่ครอบคลุมเกี่ยวกับส่วนประกอบการจำลอง Vivado® ตลอดจนข้อมูลเกี่ยวกับการใช้เครื่องมือของบุคคลที่สามที่รองรับ โปรดดูคู่มือผู้ใช้ Vivado Design Suite: Logic Simulation (UG900)
การสังเคราะห์และการนำไปใช้
สำหรับรายละเอียดเกี่ยวกับการสังเคราะห์และการนำไปใช้ โปรดดูคู่มือผู้ใช้ Vivado Design Suite: การออกแบบด้วย IP (UG896)
การแก้จุดบกพร่อง
ภาคผนวกนี้ประกอบด้วยรายละเอียดเกี่ยวกับทรัพยากรที่มีอยู่ในฝ่ายสนับสนุน Xilinx® webไซต์และเครื่องมือแก้ไขข้อบกพร่อง หาก IP ต้องใช้รหัสลิขสิทธิ์ จะต้องตรวจสอบรหัสนั้น เครื่องมือออกแบบ Vivado® มีจุดตรวจสอบใบอนุญาตหลายจุดสำหรับเกต IP ที่ได้รับใบอนุญาตผ่านโฟลว์ หากตรวจสอบใบอนุญาตสำเร็จ IP จะสามารถสร้างต่อได้ มิฉะนั้น การสร้างจะหยุดลงโดยมีข้อผิดพลาด จุดตรวจใบอนุญาตบังคับใช้โดยเครื่องมือต่อไปนี้:
- การสังเคราะห์วิวาโด้
- การใช้งาน Vivado
- write_bitstream (คำสั่ง Tcl)
สำคัญ! ระดับใบอนุญาต IP จะถูกละเว้นที่จุดตรวจ การทดสอบยืนยันว่ามีใบอนุญาตที่ถูกต้อง มันไม่ได้ตรวจสอบระดับใบอนุญาต IP
ค้นหาความช่วยเหลือบน Xilinx.com
เพื่อช่วยในกระบวนการออกแบบและแก้ไขข้อบกพร่องเมื่อใช้คอร์ ฝ่ายสนับสนุน Xilinx web หน้าประกอบด้วยทรัพยากรที่สำคัญ เช่น เอกสารประกอบผลิตภัณฑ์ บันทึกประจำรุ่น บันทึกคำตอบ ข้อมูลเกี่ยวกับปัญหาที่ทราบ และลิงก์เพื่อรับการสนับสนุนผลิตภัณฑ์เพิ่มเติม ฟอรัมชุมชน Xilinx ยังมีให้ซึ่งสมาชิกสามารถเรียนรู้ เข้าร่วม แบ่งปัน และถามคำถามเกี่ยวกับโซลูชันของ Xilinx
เอกสารประกอบ
คู่มือผลิตภัณฑ์นี้เป็นเอกสารหลักที่เกี่ยวข้องกับแกน คู่มือนี้ พร้อมด้วยเอกสารที่เกี่ยวข้องกับผลิตภัณฑ์ทั้งหมดที่ช่วยในกระบวนการออกแบบ สามารถพบได้ใน Xilinx Support web หรือโดยใช้ Xilinx® Documentation Navigator ดาวน์โหลด Xilinx Documentation Navigator จากหน้าดาวน์โหลด สำหรับข้อมูลเพิ่มเติมเกี่ยวกับเครื่องมือนี้และคุณลักษณะที่มี ให้เปิดวิธีใช้ออนไลน์หลังการติดตั้ง
บันทึกคำตอบ
บันทึกคำตอบประกอบด้วยข้อมูลเกี่ยวกับปัญหาที่พบบ่อย ข้อมูลที่เป็นประโยชน์เกี่ยวกับวิธีการแก้ไขปัญหาเหล่านี้ และปัญหาที่ทราบเกี่ยวกับผลิตภัณฑ์ Xilinx บันทึกคำตอบถูกสร้างและดูแลรักษาทุกวันเพื่อให้มั่นใจว่าผู้ใช้สามารถเข้าถึงข้อมูลที่ถูกต้องที่สุดที่มีอยู่ บันทึกคำตอบสำหรับแกนนี้สามารถค้นหาได้โดยใช้กล่องค้นหาการสนับสนุนบนการสนับสนุน Xilinx หลัก web หน้าหนังสือ. เพื่อเพิ่มผลการค้นหาของคุณให้สูงสุด ให้ใช้คำหลักเช่น:
- ชื่อสินค้า
- ข้อความเครื่องมือ
- สรุปปัญหาที่พบ
การค้นหาตัวกรองจะพร้อมใช้งานหลังจากผลลัพธ์ถูกส่งกลับเพื่อกำหนดเป้าหมายผลลัพธ์เพิ่มเติม
การสนับสนุนด้านเทคนิค
Xilinx ให้การสนับสนุนด้านเทคนิคในฟอรัมชุมชน Xilinx สำหรับผลิตภัณฑ์ LogiCORE™ IP นี้ เมื่อใช้ตามที่อธิบายไว้ในเอกสารประกอบของผลิตภัณฑ์ Xilinx ไม่สามารถรับประกันเวลา ฟังก์ชันการทำงาน หรือการสนับสนุน หากคุณดำเนินการใดๆ ต่อไปนี้:
- ใช้โซลูชันในอุปกรณ์ที่ไม่ได้กำหนดไว้ในเอกสารประกอบ
- ปรับแต่งโซลูชันนอกเหนือจากที่ได้รับอนุญาตในเอกสารประกอบของผลิตภัณฑ์
- เปลี่ยนส่วนใดๆ ของการออกแบบที่มีป้ายกำกับว่า ห้ามแก้ไข
หากต้องการถามคำถาม ให้ไปที่ฟอรัมชุมชน Xilinx
แหล่งข้อมูลเพิ่มเติมและประกาศทางกฎหมาย
ทรัพยากร Xilinx
สำหรับทรัพยากรสนับสนุน เช่น คำตอบ เอกสาร ดาวน์โหลด และฟอรัม โปรดดูที่ Xilinx Support
ตัวนำทางเอกสารและฮับการออกแบบ
Xilinx® Documentation Navigator (DocNav) ให้การเข้าถึงเอกสาร วิดีโอ และทรัพยากรสนับสนุนของ Xilinx ซึ่งคุณสามารถกรองและค้นหาเพื่อค้นหาข้อมูลได้ หากต้องการเปิด DocNav:
- • จาก Vivado® IDE เลือก Help → Documentation and Tutorials
• บน Windows เลือก Start → All Programs → Xilinx Design Tools → DocNav
• ที่พรอมต์คำสั่ง Linux ให้ป้อน docnav
Xilinx Design Hubs มีลิงก์ไปยังเอกสารประกอบที่จัดตามงานออกแบบและหัวข้ออื่นๆ ซึ่งคุณสามารถใช้เพื่อเรียนรู้แนวคิดหลักและตอบคำถามที่พบบ่อย ในการเข้าถึงฮับการออกแบบ:
- ใน DocNav คลิกฮับการออกแบบ View แท็บ
- บนซีลินซ์ webไซต์ โปรดดูหน้าฮับการออกแบบ
บันทึก: สำหรับข้อมูลเพิ่มเติมเกี่ยวกับ DocNav โปรดดูหน้า Documentation Navigator บน Xilinx webเว็บไซต์.
อ้างอิง
เอกสารเหล่านี้ให้ข้อมูลเพิ่มเติมที่เป็นประโยชน์กับคู่มือนี้:
- คู่มือผู้ใช้ Vivado Design Suite: การเขียนโปรแกรมและการดีบัก (UG908)
- คู่มือผู้ใช้ Vivado Design Suite: การออกแบบด้วย IP (UG896)
- คู่มือผู้ใช้ Vivado Design Suite: การออกแบบระบบย่อย IP โดยใช้ IP Integrator (UG994)
- คู่มือผู้ใช้ Vivado Design Suite: เริ่มต้นใช้งาน (UG910)
- คู่มือผู้ใช้ Vivado Design Suite: การจำลองลอจิก (UG900)
- คู่มือการใช้งาน Vivado Design Suite: การใช้งาน (UG904)
- คู่มือการย้าย ISE ไปยัง Vivado Design Suite (UG911)
- คู่มือผลิตภัณฑ์ LogiCORE IP ตัวตรวจสอบโปรโตคอล AXI (PG101)
- AXI4-Stream Protocol Checker คู่มือผลิตภัณฑ์ LogiCORE IP (PG145)
ประวัติการแก้ไข
ตารางต่อไปนี้แสดงประวัติการแก้ไขสำหรับเอกสารนี้
| ส่วน | สรุปการแก้ไข |
| 11 / 23 / 2020 เวอร์ชั่น 1.1 | |
| การเปิดตัวครั้งแรก | ไม่มีข้อมูล |
โปรดอ่าน: ประกาศทางกฎหมายที่สำคัญ
ข้อมูลที่เปิดเผยแก่คุณในที่นี้ (“เอกสาร”) มีไว้เพื่อการเลือกและการใช้ผลิตภัณฑ์ของ Xilinx เท่านั้น ตามขอบเขตสูงสุดที่กฎหมายที่ใช้บังคับอนุญาต: (1) มีการจัดหาวัสดุให้ "ตามสภาพที่เป็นอยู่" และด้วยข้อบกพร่องทั้งหมด Xilinx ขอปฏิเสธการรับประกันและเงื่อนไขทั้งหมด โดยชัดแจ้ง โดยนัย หรือตามกฎหมาย รวมถึงแต่ไม่จำกัดเฉพาะการรับประกันความสามารถในการค้าขาย ไม่ใช่ -การละเมิดหรือความเหมาะสมสำหรับวัตถุประสงค์เฉพาะใดๆ และ (2) Xilinx จะไม่รับผิด (ไม่ว่าจะในสัญญาหรือการละเมิด รวมถึงความประมาทเลินเล่อหรือภายใต้ทฤษฎีความรับผิดอื่นใด) สำหรับการสูญเสียหรือความเสียหายใด ๆ หรือลักษณะใด ๆ ที่เกี่ยวข้องกับ เกิดขึ้นภายใต้หรือเกี่ยวข้องกับวัสดุ (รวมถึงการใช้เนื้อหาของคุณ) รวมถึงการสูญเสียหรือความเสียหายโดยตรง โดยอ้อม พิเศษ โดยบังเอิญ หรือเป็นผลสืบเนื่อง (รวมถึงการสูญเสียข้อมูล ผลกำไร ค่าความนิยม หรือการสูญเสียหรือความเสียหายประเภทใด ๆ ที่ได้รับอันเป็นผลมาจากการกระทำใด ๆ ที่เกิดขึ้น โดยบุคคลที่สาม) แม้ว่าความเสียหายหรือการสูญเสียดังกล่าวจะสามารถคาดการณ์ได้อย่างสมเหตุสมผลหรือ Xilinx ได้รับคำแนะนำถึงความเป็นไปได้ในเรื่องเดียวกัน
Xilinx ไม่มีภาระผูกพันในการแก้ไขข้อผิดพลาดใด ๆ ที่มีอยู่ในวัสดุหรือแจ้งให้คุณทราบถึงการปรับปรุงวัสดุหรือข้อกำหนดของผลิตภัณฑ์ คุณไม่สามารถทำซ้ำ ดัดแปลง แจกจ่าย หรือแสดงเนื้อหาต่อสาธารณะโดยไม่ได้รับความยินยอมเป็นลายลักษณ์อักษรล่วงหน้า ผลิตภัณฑ์บางอย่างอยู่ภายใต้ข้อกำหนดและเงื่อนไขของการรับประกันแบบจำกัดของ Xilinx โปรดดูเงื่อนไขการขายของ Xilinx ซึ่งสามารถ viewเอ็ดที่ https://www.xilinx.com/legal.htm#tos- แกน IP อาจอยู่ภายใต้ข้อกำหนดการรับประกันและการสนับสนุนที่มีอยู่ในใบอนุญาตที่ Xilinx ออกให้แก่คุณ ผลิตภัณฑ์ Xilinx ไม่ได้รับการออกแบบหรือตั้งใจให้ปลอดภัยเมื่อเกิดข้อผิดพลาด หรือเพื่อใช้ในแอปพลิเคชันใดๆ ที่ต้องการประสิทธิภาพที่ไม่ปลอดภัย คุณยอมรับความเสี่ยงและความรับผิดแต่เพียงผู้เดียวสำหรับการใช้ผลิตภัณฑ์ Xilinx ในแอปพลิเคชันที่สำคัญดังกล่าว โปรดดูเงื่อนไขการขายของ Xilinx ซึ่งอาจ viewเอ็ดที่ https://www.xilinx.com/legal.htm#tos.
เอกสารนี้มีข้อมูลเบื้องต้นและอาจมีการเปลี่ยนแปลงได้โดยไม่ต้องแจ้งให้ทราบ ข้อมูลที่ให้ไว้ในที่นี้เกี่ยวข้องกับผลิตภัณฑ์และ/หรือบริการที่ยังไม่มีจำหน่าย และจัดทำขึ้นเพื่อวัตถุประสงค์ในการให้ข้อมูลเท่านั้น และไม่ได้มีวัตถุประสงค์หรือที่จะตีความว่าเป็นการเสนอขายหรือพยายามเชิงพาณิชย์ของผลิตภัณฑ์และ/หรือบริการที่อ้างถึง ในที่นี้
การปฏิเสธความรับผิดในการใช้งานยานยนต์
ผลิตภัณฑ์ยานยนต์ (ระบุเป็น “XA” ในหมายเลขชิ้นส่วน) ไม่รับประกันสำหรับการใช้งานในการติดตั้งถุงลมนิรภัย หรือสำหรับการใช้งานที่ส่งผลต่อการควบคุมยานพาหนะ (“แอปพลิเคชันด้านความปลอดภัย”) เว้นแต่จะมีแนวคิดด้านความปลอดภัยหรือคุณลักษณะที่ซ้ำซ้อนสอดคล้องกัน ด้วยมาตรฐานความปลอดภัยยานยนต์ ISO 26262 (“การออกแบบความปลอดภัย”) ลูกค้าจะต้องทดสอบระบบดังกล่าวอย่างละเอียดก่อนใช้หรือจำหน่ายระบบใด ๆ ที่มีผลิตภัณฑ์เป็นส่วนประกอบเพื่อวัตถุประสงค์ด้านความปลอดภัย การใช้ผลิตภัณฑ์ในแอปพลิเคชันด้านความปลอดภัยโดยไม่มีการออกแบบด้านความปลอดภัยถือเป็นความเสี่ยงของลูกค้าโดยสมบูรณ์ โดยอยู่ภายใต้กฎหมายและข้อบังคับที่บังคับใช้ซึ่งควบคุมข้อจำกัดความรับผิดต่อผลิตภัณฑ์เท่านั้น
ลิขสิทธิ์ 2020 Xilinx, Inc. Xilinx, โลโก้ Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq และแบรนด์ที่กำหนดอื่นๆ ที่รวมอยู่ในที่นี้เป็นเครื่องหมายการค้าของ Xilinx ในสหรัฐอเมริกาและประเทศอื่นๆ เครื่องหมายการค้าอื่นๆ ทั้งหมดเป็นทรัพย์สินของเจ้าของที่เกี่ยวข้อง PG357 (v1.1) 23 พฤศจิกายน 2020, ILA พร้อม AXI4-Stream Interface v1.1
ดาวน์โหลด PDF: คู่มือวิเคราะห์ลอจิกรวม Xilinx AXI4-Stream
