Guida all'analizzatore logico integrato Xilinx AXI4-Stream

L'Integrated Logic Analyzer (ILA) con core AXI4-Stream Interface è un IP di analizzatore logico personalizzabile che può essere utilizzato per monitorare i segnali interni e le interfacce di un progetto. Il core ILA include molte funzionalità avanzate dei moderni analizzatori logici, tra cui equazioni di trigger booleane e trigger di transizione del bordo. Il core offre anche funzionalità di debug e monitoraggio dell'interfaccia insieme al controllo del protocollo per AXI e AXI4-Stream mappati in memoria. Poiché il core ILA è sincrono rispetto al progetto monitorato, tutti i vincoli dell'orologio di progettazione applicati al progetto vengono applicati anche ai componenti del core ILA. Per eseguire il debug delle interfacce all'interno di un progetto, l'IP ILA deve essere aggiunto a un progetto a blocchi nell'integratore IP Vivado®. Allo stesso modo, l'opzione di controllo del protocollo AXI4/AXI4-Stream può essere abilitata per ILA IP nell'integratore IP. Le violazioni del protocollo possono quindi essere visualizzate nella forma d'onda viewer dell'analizzatore logico Vivado.

Caratteristiche

Numero selezionabile dall'utente di porte sonda e larghezza sonda.

Obiettivi di archiviazione selezionabili dall'utente come RAM a blocchi e UltraRAM
Più porte sonda possono essere combinate in un'unica condizione di trigger.

Slot AXI selezionabili dall'utente per eseguire il debug delle interfacce AXI in un progetto.
Opzioni configurabili per le interfacce AXI inclusi i tipi di interfaccia e le tracceample profondità.

Dati e proprietà trigger per le sonde.
Un numero di comparatori e la larghezza per ogni sonda e singole porte all'interno delle interfacce.

Interfacce di attivazione incrociata di input/output.
Pipelining configurabile per le sonde di ingresso.

Controllo del protocollo AXI4-MM e AXI4-Stream.

Per ulteriori informazioni sul core ILA, consultare la Guida per l'utente di Vivado Design Suite: programmazione e debug (UG908).

Fatti di proprietà intellettuale

Tabella dei fatti IP di LogiCORE™
Specifiche di base
Famiglia di dispositivi supportati1	Versal® ACAP
Interfacce utente supportate	Standard IEEE 1149.1-JTAG
Fornito con Nucleo
Progetto Files	RTL
Exampil design	Verilog
Banco di prova	Non fornito
Vincoli File	Vincoli di progettazione Xilinx® (XDC)
Modello di simulazione	Non fornito
Driver S/W supportati	N / A
Flussi di progettazione testati2
Ingresso di progettazione	Suite di design Vivado®
Simulazione	Per i simulatori supportati, vedere il Strumenti di progettazione Xilinx: guida alle note di rilascio.
Sintesi	Vivado Sintesi
Supporto
Tutti i registri delle modifiche IP di Vivado	Registri delle modifiche IP Master Vivado: 72775
Supporto Xilinx web pagina
Note: 1. Per un elenco completo dei dispositivi supportati, consultare il catalogo Vivado® IP. 2. Per le versioni supportate degli strumenti, vedere il file Strumenti di progettazione Xilinx: guida alle note di rilascio.

Sopraview

Navigazione dei contenuti in base al processo di progettazione
La documentazione di Xilinx® è organizzata attorno a una serie di processi di progettazione standard per aiutarti a trovare contenuti pertinenti per la tua attuale attività di sviluppo. Questo documento copre i seguenti processi di progettazione:

Hardware, IP e sviluppo della piattaforma: creazione dei blocchi IP PL per la piattaforma hardware, creazione di kernel PL, simulazione funzionale del sottosistema e valutazione dei tempi di Vivado®, dell'uso delle risorse e della chiusura dell'alimentazione. Coinvolge anche lo sviluppo della piattaforma hardware per l'integrazione del sistema. Gli argomenti di questo documento che si applicano a questo processo di progettazione includono:
Descrizioni delle porte

Timbratura e Reset
Personalizzazione e generazione del nucleo

Nucleo finitoview
I segnali e le interfacce nel design FPGA sono collegati a una sonda ILA e agli ingressi dello slot. Questi segnali e interfacce, collegati rispettivamente alla sonda e agli ingressi dello slot, sono sampguidato a velocità di progettazione e memorizzato utilizzando RAM a blocchi su chip. I segnali e le interfacce nel design Versal™ ACAP sono collegati alla sonda ILA e agli ingressi dello slot. Questi segnali e interfacce collegati sono sampguidato a velocità di progettazione utilizzando l'input del core clock e memorizzato nelle memorie RAM a blocchi su chip. I parametri principali specificano quanto segue:

Numero di sonde (fino a 512) e larghezza della sonda (da 1 a 1024).

Numerosi slot e opzioni di interfaccia.
Traccia Sample profondità.

Dati e/o proprietà trigger per le sonde.
Numero di comparatori per ogni sonda.

La comunicazione con il core ILA viene condotta utilizzando un'istanza di AXI Debug Hub che si connette al core IP del sistema di controllo, interfaccia ed elaborazione (CIPS).

Dopo che il progetto è stato caricato in Versal ACAP, utilizzare il software dell'analizzatore logico Vivado® per impostare un evento di attivazione per la misurazione ILA. Dopo che si è verificato il trigger, la sampil buffer viene riempito e caricato nell'analizzatore logico Vivado. Puoi view questi dati utilizzando la finestra della forma d'onda. La sonda SampLa funzionalità le e trigger è implementata nella regione logica programmabile. RAM a blocchi su chip o memoria UltraRAM basata sulla destinazione di archiviazione selezionata durante la personalizzazione che memorizza i dati fino a quando non vengono caricati dal software. Non è richiesto alcun input o output da parte dell'utente per attivare eventi, acquisire dati o comunicare con il core ILA. Il core ILA è in grado di monitorare i segnali a livello di interfaccia, può trasmettere informazioni a livello di transazione come le transazioni in sospeso per le interfacce AXI4.

Comparatore trigger sonda ILA
Ciascun ingresso della sonda è collegato a un comparatore di trigger in grado di eseguire varie operazioni. In fase di esecuzione il comparatore può essere impostato per eseguire confronti = o !=. Ciò include modelli di livello corrispondenti, come X0XX101. Include anche il rilevamento delle transizioni del fronte come il fronte di salita (R), il fronte di discesa (F), uno dei due fronti (B) o nessuna transizione (N). Il comparatore trigger può eseguire confronti più complessi, inclusi >, <, ≥ e ≤.

IMPORTANTE! Il comparatore viene impostato in fase di esecuzione tramite l'analizzatore logico Vivado®.

Condizione di innesco ILA
La condizione di trigger è il risultato di un calcolo booleano "AND" o "OR" di ciascuno dei risultati del comparatore di trigger della sonda ILA. Utilizzando l'analizzatore logico Vivado®, si seleziona se "AND" sondare le sonde dei comparatori di attivazione o "OR". L'impostazione "AND" provoca un evento trigger quando tutti i confronti della sonda VIL sono soddisfatti. L'impostazione "OR" provoca un evento trigger quando uno qualsiasi dei confronti della sonda VIL è soddisfatto. La condizione di trigger è l'evento di trigger utilizzato per la misurazione della traccia ILA.

Applicazioni

Il core ILA è progettato per essere utilizzato in un'applicazione che richiede la verifica o il debug utilizzando Vivado®. La figura seguente mostra le scritture e le letture del core IP CIPS dal controller RAM del blocco AXI tramite AXI Network on Chip (NoC). Il core ILA è connesso alla rete di interfaccia tra AXI NoC e AXI block RAM controller per monitorare la transazione AXI4 nel gestore hardware.

Licenza e ordinazione
Questo modulo IP Xilinx® LogiCORE™ viene fornito senza costi aggiuntivi con Xilinx Vivado® Design Suite secondo i termini della licenza per utente finale Xilinx.
Nota: Per verificare di aver bisogno di una licenza, controllare la colonna Licenza del Catalogo IP. Incluso significa che una licenza è inclusa con Vivado® Design Suite; Acquisto significa che devi acquistare una licenza per utilizzare il core. Informazioni su altri moduli IP Xilinx® LogiCORE™ sono disponibili nella pagina della proprietà intellettuale di Xilinx. Per informazioni sui prezzi e sulla disponibilità di altri moduli e strumenti IP Xilinx LogiCORE, contattare il rappresentante di vendita Xilinx locale.

Specifiche del prodotto

Descrizioni delle porte
Le seguenti tabelle forniscono dettagli sulle porte e sui parametri ILA.
Porti ILA

Tabella 1: Porti ILA
Nome della porta	Entrata/uscita	Descrizione
clic	I	Design orologio che cronometra tutta la logica di trigger e archiviazione.
sonda [ – 1:0]	I	Ingresso porta sonda. Il numero di porta della sonda è compreso tra 0 e 511. La larghezza della porta della sonda (indicata da ) è compreso tra 1 e 1024. Devi dichiarare questa porta come vettore. Per una porta a 1 bit, usa probe [0:0].
trig_out	O	La porta trig_out può essere generata dalla condizione di trigger o da una porta trig_in esterna. C'è un controllo del tempo di esecuzione dal Logic Analyzer per passare dalla condizione di trigger a trig_in per guidare trig_out.
trig_in	I	Porta trigger di input utilizzata nel sistema basato sui processi per Embedded Cross Trigger. Può essere collegato a un altro ILA per creare trigger a cascata.
fessura_ _	I	Interfaccia slot. Il tipo di interfaccia viene creato dinamicamente in base allo slot_ _ parametro del tipo di interfaccia. Le singole porte all'interno delle interfacce sono disponibili per il monitoraggio nel gestore hardware.
trig_out_ack	I	Un riconoscimento a trig_out.
trig_in_ack	O	Un riconoscimento a trig_in.
reimpostato	I	ILA Input Type quando impostato su 'Interface Monitor', questa porta dovrebbe essere lo stesso segnale di ripristino sincrono alla logica di progettazione collegata allo Slot_ _ porti del nucleo ILA.
S_ASSE	Entrata/uscita	Porta opzionale. Utilizzato per la connessione manuale con AXI Debug Hub core quando 'Abilita AXI4- Stream Interface for Manul Connection to AXI Debug Hub' è selezionato in Opzioni avanzate.
M_ASSE	Entrata/uscita	Porta opzionale. Utilizzato per la connessione manuale con AXI Debug Hub core quando 'Abilita interfaccia AXI4-Stream per connessione manuale a AXI Debug Hub' è selezionato in 'Opzioni avanzate'.

Tabella 1: Porti ILA (continua)
Nome della porta	Entrata/uscita	Descrizione
aresetn	I	Porta opzionale. Utilizzato per la connessione manuale con AXI Debug Hub core quando 'Abilita interfaccia AXI4-Stream per connessione manuale a AXI Debug Hub' è selezionato in 'Opzioni avanzate'. Questa porta deve essere sincrona con la porta di ripristino di AXI Debug Hub.
acck	I	Porta opzionale. Utilizzato per la connessione manuale con AXI Debug Hub core quando 'Abilita interfaccia AXI4-Stream per connessione manuale a AXI Debug Hub' è selezionato in 'Opzioni avanzate'. Questa porta deve essere sincrona con la porta dell'orologio di AXI Debug Hub.

Parametri ILA

Tabella 2: Parametri ILA
Parametro	Ammissibile Valori	Valori standard	Descrizione
Nome del componente	Stringa con A–Z, 0–9 e _ (trattino basso)	ila_0	Nome del componente istanziato.
C_NUM_OF_PROBES	Numero di telefono: 1–512	1	Numero di porte della sonda ILA.
C_MEMORIA_TIPO	0, 1	0	Destinazione di archiviazione per i dati acquisiti. 0 corrisponde al blocco RAM e 1 corrisponde a UltraRAM.
C_DATI_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Profondità del buffer di memorizzazione della sonda. Questo numero rappresenta il numero massimo di sample che possono essere memorizzati in fase di esecuzione per ciascun ingresso della sonda.
C_SONDA _LARGHEZZA	Numero di telefono: 1–1024	1	Larghezza della porta della sonda . Dove è la porta della sonda con un valore compreso tra 0 e 1,023.
C_TRIGOUT_IT	Vero/Falso	FALSO	Abilita la funzionalità di trig out. Vengono utilizzate le porte trig_out e trig_out_ack.
C_TRIGIN_IT	Vero/Falso	FALSO	Abilita la funzionalità di attivazione. Vengono utilizzate le porte trig_in e trig_in_ack.
C_INPUT_PIPE_STAGES	Numero di telefono: 0–6	0	Aggiungi flop extra alle porte della sonda. Un parametro si applica a tutte le porte della sonda.
ALL_PROBE_SAME_MU	Vero/Falso	VERO	Ciò forza le stesse unità di valore di confronto (unità di corrispondenza) a tutte le sonde.
C_SONDA _MU_CNT	Numero di telefono: 1–16	1	Numero di unità di confronto del valore (corrispondenza) per sonda. Questo è valido solo se ALL_PROBE_SAME_MU è FALSE.
C_SONDA _TIPO	DATI e TRIGGER, TRIGGER, DATI	DATI e TRIGGER	Per scegliere una sonda selezionata per specificare la condizione di trigger o per l'archiviazione dei dati o per entrambi.
C_ADV_TRIGGER	Vero/Falso	FALSO	Abilita l'opzione di attivazione avanzata. Ciò abilita la macchina a stati di trigger e puoi scrivere la tua sequenza di trigger in Vivado Logic Analyzer.

Tabella 2: Parametri ILA (continua)
Parametro	Ammissibile Valori	Valori standard	Descrizione
C_NUM_MONITOR_SLOTS	1-11	1	Numero di slot di interfaccia.
Note: 1. Il numero massimo di unità del valore di confronto (corrispondenza) è limitato a 1,024. Per il trigger di base (C_ADV_TRIGGER = FALSE), ogni sonda ha un'unità di valore di confronto (come nella versione precedente). Ma per l'opzione di attivazione avanzata (C_ADV_TRIGGER = TRUE), ciò significa che le singole sonde possono ancora avere la possibilità di selezionare il numero di unità di valori di confronto da uno a quattro. Ma tutte le unità di valore di confronto non devono superare più di 1,024. Ciò significa che, se sono necessarie quattro unità di confronto per sonda, è possibile utilizzare solo 256 sonde.

Progettare con il nucleo

Questa sezione include linee guida e informazioni aggiuntive per facilitare la progettazione con il core.

Cronometraggio
La porta di ingresso clk è l'orologio utilizzato dal core ILA per registrare i valori della sonda. Per ottenere i migliori risultati, dovrebbe essere lo stesso segnale di clock sincrono alla logica di progettazione collegata alle porte della sonda del nucleo ILA. Quando ci si connette manualmente con AXI Debug Hub, il segnale aclk deve essere sincrono con la porta di ingresso del clock di AXI Debug Hub.

Ripristina
Quando si imposta un tipo di input ILA su Monitor interfaccia, la porta di ripristino deve essere lo stesso segnale di ripristino sincrono alla logica di progettazione a cui è collegata l'interfaccia
fessura_ _ porto del nucleo ILA. Per la connessione manuale con un core AXI Debug Hub, la porta presente deve essere sincrona con la porta di ripristino di un core AXI Debug Hub.

Fasi del flusso di progettazione
Questa sezione descrive la personalizzazione e la generazione del core, il vincolo del core e le fasi di simulazione, sintesi e implementazione specifiche di questo core IP. Informazioni più dettagliate sui flussi di progettazione Vivado® standard e sull'integratore IP sono disponibili nelle seguenti guide per l'utente di Vivado Design Suite:

Guida per l'utente di Vivado Design Suite: Progettazione di sottosistemi IP utilizzando IP Integrator (UG994)
Guida per l'utente di Vivado Design Suite: progettazione con IP (UG896)
Guida per l'utente di Vivado Design Suite: Per iniziare (UG910)
Guida per l'utente di Vivado Design Suite: Simulazione logica (UG900)

Personalizzazione e generazione del nucleo

Questa sezione include informazioni sull'utilizzo degli strumenti Xilinx® per personalizzare e generare il nucleo in Vivado® Design Suite. Se stai personalizzando e generando il core nell'integratore IP Vivado, consulta la Guida per l'utente di Vivado Design Suite: Progettazione di sottosistemi IP utilizzando IP Integrator (UG994) per informazioni dettagliate. L'integratore IP potrebbe calcolare automaticamente determinati valori di configurazione durante la convalida o la generazione del progetto. Per verificare se i valori cambiano, vedere la descrizione del parametro in questo capitolo. A view il valore del parametro, eseguire il comando validate_bd_design nella console Tcl. È possibile personalizzare l'IP per l'utilizzo nella progettazione specificando i valori per i vari parametri associati al core IP utilizzando i seguenti passaggi:

Selezionare l'IP dal catalogo IP.
Fare doppio clic sull'IP selezionato o selezionare il comando Personalizza IP dalla barra degli strumenti o fare clic con il pulsante destro del mouse sul menu.

Per i dettagli, vedere la Guida per l'utente di Vivado Design Suite: progettazione con IP (UG896) e la Guida per l'utente di Vivado Design Suite: per iniziare (UG910). Le figure in questo capitolo sono illustrazioni dell'IDE Vivado. Il layout qui raffigurato potrebbe variare rispetto alla versione attuale.

Per accedere al core, eseguire le seguenti operazioni:

Apri un progetto selezionando File quindi Apri progetto o crea un nuovo progetto selezionando File poi Nuovo Progetto in Vivado.
Apri il catalogo IP e vai a una delle tassonomie.

Fare doppio clic su ILA per visualizzare il nome principale Vivado IDE.

Pannello delle opzioni generali
La figura seguente mostra la scheda Opzioni generali nell'impostazione Nativo che consente di specificare le opzioni:

La figura seguente mostra la scheda Opzioni generali nell'impostazione AXI che consente di specificare le opzioni:

Nome componente: utilizzare questo campo di testo per fornire un nome modulo univoco per il core ILA.

Tipo di input ILA: questa opzione specifica quale tipo di interfaccia o segnale ILA deve essere sottoposto a debug. Attualmente, i valori per questo parametro sono "Native Probes", "Interface Monitor" e "Mixed".
Numero di sonde: utilizzare questo campo di testo per selezionare il numero di porte sonda sul nucleo ILA. L'intervallo valido utilizzato nell'IDE Vivado® va da 1 a 64. Se sono necessarie più di 64 porte probe, è necessario utilizzare il flusso di comandi Tcl per generare il core ILA.
Numero di slot di interfaccia (disponibile solo nel tipo di monitor di interfaccia e nel tipo misto): questa opzione consente di selezionare il numero di slot di interfaccia AXI che devono essere collegati all'ILA.

Stesso numero di comparatori per tutte le porte della sonda: su questo pannello è possibile configurare il numero di comparatori per sonda. Selezionando è possibile abilitare lo stesso numero di comparatori per tutte le sonde.

Pannelli porta sonda
La figura seguente mostra la scheda Probe Ports che consente di specificare le impostazioni:

Pannello porta sonda: la larghezza di ciascuna porta sonda può essere configurata nei pannelli porta sonda. Ogni Probe Port Panel ha fino a sette porte.
Larghezza sonda: è possibile indicare la larghezza di ciascuna porta della sonda. L'intervallo valido è compreso tra 1 e 1024.
Numero di comparatori: questa opzione è abilitata solo quando l'opzione "Stesso numero di comparatori per tutte le porte della sonda" è disabilitata. È possibile impostare un comparatore per ogni sonda nel range da 1 a 16.

Data e/o Trigger: il tipo di sonda per ciascuna sonda può essere impostato utilizzando questa opzione. Le opzioni valide sono DATA_and_TRIGGER, DATA e TRIGGER.
Opzioni comparatore: il tipo di operazione o confronto per ciascuna sonda può essere impostato utilizzando questa opzione.

Opzioni di interfaccia
La figura seguente mostra la scheda Opzioni interfaccia quando Monitor interfaccia o Tipo misto è selezionato per il tipo di input ILA:

Tipo di interfaccia: fornitore, libreria, nome e versione (VLNV) dell'interfaccia che deve essere monitorata dal core ILA.
Larghezza ID AXI-MM: Seleziona la larghezza ID dell'interfaccia AXI quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.

AXI-MM Data Width: Seleziona i parametri corrispondenti allo slot_Seleziona la Data width dell'interfaccia AXI quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Larghezza indirizzo AXI-MM: seleziona la larghezza dell'indirizzo dell'interfaccia AXI quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Abilita il controllo del protocollo AXI-MM/Stream: abilita il controllo del protocollo AXI4-MM o AXI4-Stream per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM o AXI4-Stream, dove è il numero di slot.

Abilita contatori di tracciamento delle transazioni: abilita la funzionalità di tracciamento delle transazioni AXI4-MM.
Numero di transazioni di lettura in sospeso: specifica il numero di transazioni di lettura in sospeso per ID. Il valore deve essere uguale o maggiore del numero di transazioni di lettura in sospeso per tale connessione.
Numero di transazioni di scrittura in sospeso: specifica il numero di transazioni di scrittura in sospeso per ID. Il valore deve essere uguale o maggiore del numero di transazioni di scrittura in sospeso per tale connessione.

Monitora i segnali di stato APC: abilita il monitoraggio dei segnali di stato APC per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configurare il canale dell'indirizzo di lettura AXI come dati: selezionare i segnali del canale dell'indirizzo di lettura per l'archiviazione dei dati per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configurare il canale dell'indirizzo di lettura AXI come trigger: selezionare i segnali del canale dell'indirizzo di lettura per specificare la condizione di trigger per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.

Configurare il canale dati di lettura AXI come dati: selezionare i segnali del canale dati di lettura per l'archiviazione dei dati per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configurare il canale dati di lettura AXI come trigger: selezionare i segnali del canale dati di lettura per specificare le condizioni di trigger per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configurare il canale dell'indirizzo di scrittura AXI come dati: selezionare i segnali del canale dell'indirizzo di scrittura per l'archiviazione dei dati per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.

Configurare il canale dell'indirizzo di scrittura AXI come trigger: selezionare i segnali del canale dell'indirizzo di scrittura per specificare le condizioni di trigger per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configura canale dati di scrittura AXI come dati: selezionare i segnali del canale dati di scrittura per l'archiviazione dei dati per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configura canale dati di scrittura AXI come trigger: selezionare i segnali del canale dati di scrittura per specificare la condizione di trigger per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.

Configura canale di risposta in scrittura AXI come dati: selezionare i segnali del canale di risposta in scrittura per la memorizzazione dei dati per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
Configurare il canale di risposta in scrittura AXI come trigger: selezionare i segnali del canale di risposta in scrittura per specificare la condizione di trigger per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-MM, dove è il numero di slot.
AXI-Stream Tdata Width: Seleziona la larghezza Tdata dell'interfaccia AXI-Stream quando lo slot_ il tipo di interfaccia è configurato come AXI-Stream, dove è il numero di slot.

Larghezza TID AXI-Stream: seleziona la larghezza TID dell'interfaccia AXI-Stream quando lo slot_ il tipo di interfaccia è configurato come AXI-Stream, dove è il numero di slot.
AXI-Stream TUSER Width: Seleziona la larghezza TUSER dell'interfaccia AXI-Stream quando lo slot_ il tipo di interfaccia è configurato come AXI-Stream, dove è il numero di slot.
Larghezza TDEST AXI-Stream: seleziona la larghezza TDEST dell'interfaccia AXI-Stream quando lo slot_ il tipo di interfaccia è configurato come AXI-Stream, dove è il numero di slot.

Configurare i segnali AXIS come dati: selezionare i segnali AXI4-Stream per l'archiviazione dei dati per lo slot
quando lo slot_ il tipo di interfaccia è configurato come AXI-Stream dove è il numero di slot.
Configura segnali AXIS come trigger: selezionare i segnali AXI4-Stream per specificare la condizione di trigger per lo slot quando lo slot_ il tipo di interfaccia è configurato come AXI-Stream, dove è il numero di slot.
Configura slot come dati e/o trigger: seleziona i segnali dello slot non AXI per specificare la condizione di trigger o per l'archiviazione dei dati o per entrambi per lo slot quando lo slot_ il tipo di interfaccia è configurato come non AXI, dove è il numero di slot.

Opzioni di archiviazione
La figura seguente mostra la scheda Opzioni di archiviazione che consente di selezionare il tipo di destinazione di archiviazione e la profondità della memoria da utilizzare:

Target di archiviazione: questo parametro viene utilizzato per selezionare il tipo di destinazione di archiviazione dal menu a discesa.

Profondità dati: questo parametro viene utilizzato per selezionare un file adattoampprofondità dal menu a tendina.

Opzioni avanzate
La figura seguente mostra la scheda Opzioni avanzate:

Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub: se abilitata, questa opzione fornisce un'interfaccia AXIS per l'IP per la connessione ad AXI Debug Hub.
Abilita interfaccia di input trigger: selezionare questa opzione per abilitare una porta di input trigger opzionale.
Abilita interfaccia di uscita trigger: selezionare questa opzione per abilitare una porta di uscita trigger opzionale.

Tubo di ingresso Stages: selezionare il numero di registri che si desidera aggiungere affinché il probe migliori i risultati dell'implementazione. Questo parametro si applica a tutte le sonde.
Trigger avanzato: selezionare per abilitare la sequenza di trigger basata sulla macchina a stati.

Generazione di output
Per i dettagli, vedere la Guida per l'utente di Vivado Design Suite: progettazione con IP (UG896).

Vincolare il Nucleo

Vincoli obbligatori
Il nucleo ILA include un XDC file che contiene vincoli di percorso falso appropriati per impedire l'eccessivo vincolo del dominio dell'orologio che attraversa i percorsi di sincronizzazione. Si prevede inoltre che il segnale di clock collegato alla porta di ingresso clk del core ILA sia adeguatamente vincolato nel progetto.

Selezioni di dispositivi, pacchetti e livelli di velocità
Questa sezione non è applicabile per questo core IP.

Frequenze dell'orologio
Questa sezione non è applicabile per questo core IP.

Gestione dell'orologio
Questa sezione non è applicabile per questo core IP.
Posizionamento dell'orologio
Questa sezione non è applicabile per questo core IP.
Bancario
Questa sezione non è applicabile per questo core IP.

Posizionamento del ricetrasmettitore
Questa sezione non è applicabile per questo core IP.
Standard e posizionamento I/O
Questa sezione non è applicabile per questo core IP.

Simulazione

Per informazioni complete sui componenti di simulazione Vivado®, nonché informazioni sull'utilizzo di strumenti di terze parti supportati, vedere Vivado Design Suite User Guide: Logic Simulation (UG900).

Sintesi e implementazione
Per i dettagli sulla sintesi e l'implementazione, vedere Vivado Design Suite User Guide: Designing with IP (UG896).

Debug

Questa appendice include dettagli sulle risorse disponibili su Xilinx® Support websito e strumenti di debug. Se l'IP richiede una chiave di licenza, la chiave deve essere verificata. Gli strumenti di progettazione Vivado® hanno diversi punti di controllo delle licenze per controllare l'IP con licenza attraverso il flusso. Se il controllo della licenza ha esito positivo, l'IP può continuare la generazione. In caso contrario, la generazione si interrompe con un errore. I checkpoint delle licenze vengono applicati dai seguenti strumenti:

Vivado Sintesi

Implementazione vivace
write_bitstream (comando Tcl)

IMPORTANTE! Il livello di licenza IP viene ignorato ai checkpoint. Il test conferma l'esistenza di una licenza valida. Non controlla il livello di licenza IP.

Trovare aiuto su Xilinx.com

Per aiutare nel processo di progettazione e debug quando si utilizza il core, Xilinx Support web La pagina contiene risorse chiave come documentazione del prodotto, note di rilascio, record di risposta, informazioni sui problemi noti e collegamenti per ottenere ulteriore supporto del prodotto. Sono disponibili anche i forum della community Xilinx dove i membri possono apprendere, partecipare, condividere e porre domande sulle soluzioni Xilinx.

Documentazione
Questa guida al prodotto è il documento principale associato al core. Questa guida, insieme alla documentazione relativa a tutti i prodotti che aiutano nel processo di progettazione, è disponibile su Xilinx Support web pagina o utilizzando lo Xilinx® Documentation Navigator. Scarica lo Xilinx Documentation Navigator dalla pagina Download. Per ulteriori informazioni su questo strumento e sulle funzionalità disponibili, aprire la guida in linea dopo l'installazione.

Rispondi ai record
I record delle risposte includono informazioni sui problemi riscontrati di frequente, informazioni utili su come risolverli e qualsiasi problema noto con un prodotto Xilinx. I record delle risposte vengono creati e mantenuti quotidianamente per garantire che gli utenti abbiano accesso alle informazioni più accurate disponibili. I record di risposta per questo core possono essere individuati utilizzando la casella Cerca supporto sul supporto principale Xilinx web pagina. Per massimizzare i risultati della ricerca, utilizza parole chiave come:

Nome del prodotto
Messaggio/i dello strumento
Riepilogo del problema riscontrato

Una ricerca con filtro è disponibile dopo che i risultati vengono restituiti per indirizzare ulteriormente i risultati.

Supporto tecnico
Xilinx fornisce supporto tecnico sui forum della comunità Xilinx per questo prodotto IP LogiCORE™ se utilizzato come descritto nella documentazione del prodotto. Xilinx non può garantire tempi, funzionalità o supporto se si esegue una delle seguenti operazioni:

Implementare la soluzione in dispositivi che non sono definiti nella documentazione.

Personalizza la soluzione oltre a quanto consentito nella documentazione del prodotto.
Modifica qualsiasi sezione del design etichettata NON MODIFICARE.

Per porre domande, vai ai forum della community di Xilinx.

Risorse aggiuntive e note legali

Risorse Xilinx
Per risorse di supporto come risposte, documentazione, download e forum, vedere Supporto Xilinx.

Documentazione Navigator e Design Hub
Xilinx® Documentation Navigator (DocNav) fornisce l'accesso a documenti, video e risorse di supporto Xilinx, che puoi filtrare e cercare per trovare informazioni. Per aprire DocNav:

• Da Vivado® IDE, selezionare Aiuto → Documentazione e Tutorial.
• Su Windows, selezionare Start → Tutti i programmi → Xilinx Design Tools → DocNav.
• Al prompt dei comandi di Linux, immettere docnav.

Gli Xilinx Design Hub forniscono collegamenti alla documentazione organizzata per attività di progettazione e altri argomenti, che puoi utilizzare per apprendere concetti chiave e rispondere alle domande frequenti. Per accedere ai Design Hub:

In DocNav, fai clic su Design Hub View scheda.
Su Xilinx websito, vedere la pagina Design Hubs.

Nota: Per ulteriori informazioni su DocNav, vedere la pagina Documentation Navigator su Xilinx websito.

Riferimenti
Questi documenti forniscono materiale supplementare utile con questa guida:

Guida per l'utente di Vivado Design Suite: programmazione e debug (UG908)

Guida per l'utente di Vivado Design Suite: progettazione con IP (UG896)
Guida per l'utente di Vivado Design Suite: Progettazione di sottosistemi IP utilizzando IP Integrator (UG994)
Guida per l'utente di Vivado Design Suite: Per iniziare (UG910)

Guida per l'utente di Vivado Design Suite: Simulazione logica (UG900)
Guida per l'utente di Vivado Design Suite: implementazione (UG904)
Guida alla migrazione da ISE a Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP Guida del prodotto (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Guida del prodotto (PG145)

Cronologia delle revisioni
La tabella seguente mostra la cronologia delle revisioni per questo documento.

Sezione	Riepilogo revisione
11 / 23 / 2020 Versione 1.1
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Riferimenti

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