Hướng dẫn phân tích logic tích hợp dòng AXI4 của Xilinx

Bộ phân tích logic tích hợp (ILA) với lõi Giao diện luồng AXI4 là IP của bộ phân tích logic có thể tùy chỉnh có thể được sử dụng để giám sát các tín hiệu và giao diện bên trong của một thiết kế. Lõi ILA bao gồm nhiều tính năng nâng cao của máy phân tích logic hiện đại, bao gồm các phương trình kích hoạt boolean và trình kích hoạt chuyển đổi cạnh. Lõi cũng cung cấp khả năng giám sát và gỡ lỗi giao diện cùng với kiểm tra giao thức cho AXI và AXI4-Stream được ánh xạ bộ nhớ. Vì lõi ILA đồng bộ với thiết kế đang được giám sát nên tất cả các ràng buộc về đồng hồ thiết kế được áp dụng cho thiết kế của bạn cũng được áp dụng cho các thành phần của lõi ILA. Để gỡ lỗi các giao diện trong một thiết kế, ILA IP cần được thêm vào một thiết kế khối trong bộ tích hợp Vivado® IP. Tương tự, tùy chọn kiểm tra giao thức AXI4/AXI4-Luồng có thể được bật cho ILA IP trong bộ tích hợp IP. Các vi phạm giao thức sau đó có thể được hiển thị ở dạng sóng viewer của máy phân tích logic Vivado.

Đặc trưng

Người dùng có thể lựa chọn số lượng cổng thăm dò và chiều rộng đầu dò.
Các mục tiêu lưu trữ do người dùng lựa chọn như khối RAM và UltraRAM
Nhiều cổng thăm dò có thể được kết hợp thành một điều kiện kích hoạt duy nhất.
Các khe AXI do người dùng lựa chọn để gỡ lỗi các giao diện AXI trong một thiết kế.

Các tùy chọn có thể định cấu hình cho giao diện AXI bao gồm các loại giao diện và dấu vếtample độ sâu.
Dữ liệu và thuộc tính kích hoạt cho đầu dò.
Một số bộ so sánh và chiều rộng cho từng đầu dò và các cổng riêng lẻ trong các giao diện.

Giao diện kích hoạt chéo đầu vào/đầu ra.
Đường ống có thể định cấu hình cho các đầu dò đầu vào.
Kiểm tra giao thức AXI4-MM và AXI4-Stream.

Để biết thêm thông tin về lõi ILA, hãy xem Hướng dẫn sử dụng Vivado Design Suite: Lập trình và gỡ lỗi (UG908).

Sự kiện IP

Bảng thông tin IP LogiCORE™
Thông số cốt lõi
Dòng thiết bị được hỗ trợ1	Versal™ ACAP
Giao diện người dùng được hỗ trợ	Tiêu chuẩn IEEE 1149.1 – JTAG
Cung cấp lõi
Thiết kế Files	RTL
Example thiết kế	Verilog
Bàn thử nghiệm	Không cung cấp
Hạn chế File	Ràng buộc thiết kế Xilinx® (XDC)
Mô hình mô phỏng	Không cung cấp
Trình điều khiển S/W được hỗ trợ	Không có
Luồng thiết kế đã thử nghiệm2
Mục nhập thiết kế	Bộ thiết kế Vivado®
Mô phỏng	Đối với trình giả lập được hỗ trợ, hãy xem Công cụ thiết kế Xilinx: Hướng dẫn ghi chú phát hành.
Tổng hợp	Vivado tổng hợp
Ủng hộ
Tất cả nhật ký thay đổi IP của Vivado	Nhật ký thay đổi IP chính của Vivado: 72775
Hỗ trợ Xilinx web trang
Ghi chú: 1. Để biết danh sách đầy đủ các thiết bị được hỗ trợ, hãy xem danh mục Vivado® IP. 2. Để biết các phiên bản công cụ được hỗ trợ, hãy xem phần Công cụ thiết kế Xilinx: Hướng dẫn ghi chú phát hành.

Quaview

Điều hướng nội dung theo quy trình thiết kế
Tài liệu của Xilinx® được sắp xếp xung quanh một tập hợp các quy trình thiết kế tiêu chuẩn để giúp bạn tìm thấy nội dung phù hợp cho nhiệm vụ phát triển hiện tại của mình. Tài liệu này bao gồm các quy trình thiết kế sau:

Phát triển phần cứng, IP và nền tảng: Tạo các khối PL IP cho nền tảng phần cứng, tạo nhân PL, mô phỏng chức năng hệ thống con và đánh giá thời gian Vivado®, sử dụng tài nguyên và tắt nguồn. Cũng liên quan đến việc phát triển nền tảng phần cứng để tích hợp hệ thống. Các chủ đề trong tài liệu này áp dụng cho quy trình thiết kế này bao gồm:
Mô tả cổng
Bấm giờ và đặt lại
Tùy chỉnh và tạo lõi

cốt lõiview
Các tín hiệu và giao diện trong thiết kế FPGA được kết nối với một đầu vào ILA và khe cắm. Các tín hiệu và giao diện này, được gắn tương ứng với đầu vào đầu dò và khe, là sampdẫn ở tốc độ thiết kế và được lưu trữ bằng RAM khối trên chip. Các tín hiệu và giao diện trong thiết kế Versal™ ACAP được kết nối với đầu vào khe và đầu dò ILA. Các tín hiệu và giao diện đính kèm này là sampdẫn ở tốc độ thiết kế bằng cách sử dụng đầu vào xung nhịp lõi và được lưu trữ trong bộ nhớ RAM khối trên chip. Các tham số cốt lõi xác định như sau:

Một số đầu dò (tối đa 512) và chiều rộng đầu dò (1 đến 1024).
Một số tùy chọn vị trí và giao diện.
dấu vếtample độ sâu.
Dữ liệu và/hoặc thuộc tính kích hoạt cho đầu dò.
Số lượng bộ so sánh cho mỗi đầu dò.

Giao tiếp với lõi ILA được thực hiện bằng cách sử dụng một phiên bản của Trung tâm gỡ lỗi AXI kết nối với lõi IP của Hệ thống điều khiển, giao diện và xử lý (CIPS).

Sau khi thiết kế được tải vào Versal ACAP, hãy sử dụng phần mềm phân tích logic Vivado® để thiết lập sự kiện kích hoạt cho phép đo ILA. Sau khi kích hoạt xảy ra, sampbộ đệm tập tin được lấp đầy và tải lên bộ phân tích logic Vivado. Bạn có thể view dữ liệu này bằng cách sử dụng cửa sổ dạng sóng. đầu dò sampchức năng tập tin và kích hoạt được triển khai trong vùng logic lập trình được. Khối RAM hoặc bộ nhớ UltraRAM trên chip dựa trên mục tiêu lưu trữ mà bạn đã chọn trong quá trình tùy chỉnh, lưu trữ dữ liệu cho đến khi dữ liệu được phần mềm tải lên. Không yêu cầu đầu vào hoặc đầu ra của người dùng để kích hoạt các sự kiện, thu thập dữ liệu hoặc để giao tiếp với lõi ILA. Lõi ILA có khả năng giám sát các tín hiệu ở cấp độ giao diện, nó có thể truyền tải thông tin ở cấp độ giao dịch, chẳng hạn như các giao dịch nổi bật cho các giao diện AXI4.

Bộ so sánh kích hoạt thăm dò ILA
Mỗi đầu vào đầu dò được kết nối với một bộ so sánh kích hoạt có khả năng thực hiện các hoạt động khác nhau. Trong thời gian chạy, bộ so sánh có thể được thiết lập để thực hiện phép so sánh = hoặc !=. Điều này bao gồm các mẫu mức phù hợp, chẳng hạn như X0XX101. Nó cũng bao gồm việc phát hiện các chuyển đổi cạnh như cạnh tăng (R), cạnh giảm (F), cạnh (B) hoặc không có chuyển tiếp (N). Bộ so sánh kích hoạt có thể thực hiện các phép so sánh phức tạp hơn, bao gồm >, <, ≥ và ≤.

QUAN TRỌNG! Bộ so sánh được đặt ở thời gian chạy thông qua bộ phân tích logic Vivado®.

Điều kiện kích hoạt ILA
Điều kiện kích hoạt là kết quả của phép tính Boolean “VÀ” hoặc “HOẶC” của từng kết quả bộ so sánh kích hoạt đầu dò ILA. Sử dụng bộ phân tích logic Vivado®, bạn chọn xem “VÀ” bộ so sánh kích hoạt đầu dò thăm dò hay “HOẶC” chúng. Cài đặt “VÀ” gây ra sự kiện kích hoạt khi tất cả các phép so sánh đầu dò ILA đều thỏa mãn. Cài đặt “HOẶC” gây ra sự kiện kích hoạt khi bất kỳ phép so sánh đầu dò ILA nào được thỏa mãn. Điều kiện kích hoạt là sự kiện kích hoạt được sử dụng cho phép đo dấu vết ILA.

Ứng dụng

Lõi ILA được thiết kế để sử dụng trong ứng dụng yêu cầu xác minh hoặc gỡ lỗi bằng Vivado®. Hình dưới đây cho thấy lõi CIPS IP ghi và đọc từ bộ điều khiển RAM khối AXI thông qua Mạng AXI trên Chip (NoC). Lõi ILA được kết nối với mạng giao diện giữa bộ điều khiển RAM khối AXI NoC và AXI để giám sát giao dịch AXI4 trong trình quản lý phần cứng.

Cấp phép và đặt hàng
Mô-đun IP Xilinx® LogiCORE™ này được cung cấp miễn phí cùng với Bộ thiết kế Xilinx Vivado® theo các điều khoản của Giấy phép người dùng cuối Xilinx.
Ghi chú: Để xác minh rằng bạn cần giấy phép, hãy kiểm tra cột Giấy phép của Danh mục IP. Bao gồm có nghĩa là giấy phép được bao gồm trong Vivado® Design Suite; Mua có nghĩa là bạn phải mua giấy phép để sử dụng lõi. Thông tin về các mô-đun IP Xilinx® LogiCORE™ khác hiện có tại trang Sở hữu trí tuệ của Xilinx. Để biết thông tin về giá cả và tính khả dụng của các mô-đun và công cụ Xilinx LogiCORE IP khác, hãy liên hệ với đại diện bán hàng của Xilinx tại địa phương của bạn.

Thông số kỹ thuật sản phẩm

Mô tả cổng
Các bảng sau đây cung cấp thông tin chi tiết về các cổng và tham số ILA.
Cổng ILA

Bảng 1: Cổng ILA
Tên cổng	Đầu vào/Đầu ra	Sự miêu tả
tiếng kêu	I	Đồng hồ thiết kế đồng hồ tất cả logic kích hoạt và lưu trữ.
thăm dò [ – 1:0]	I	Đầu vào cổng thăm dò. Số cổng thăm dò nằm trong khoảng từ 0 đến 511. Chiều rộng cổng thăm dò (ký hiệu là ) nằm trong khoảng từ 1 đến 1024. Bạn phải khai báo cổng này dưới dạng véc-tơ. Đối với cổng 1 bit, hãy sử dụng đầu dò [0:0].
trig_out	O	Cổng trig_out có thể được tạo từ điều kiện kích hoạt hoặc từ cổng trig_in bên ngoài. Có một điều khiển thời gian chạy từ Trình phân tích logic để chuyển đổi giữa điều kiện kích hoạt và trig_in để điều khiển trig_out.
trig_in	I	Cổng kích hoạt đầu vào được sử dụng trong hệ thống dựa trên quy trình cho Trình kích hoạt chéo được nhúng. Có thể được kết nối với ILA khác để tạo Trigger xếp tầng.
chỗ_ _	I	Giao diện khe. Loại giao diện được tạo động dựa trên slot_ _ tham số loại giao diện. Các cổng riêng lẻ trong các giao diện có sẵn để theo dõi trong trình quản lý phần cứng.
trig_out_ack	I	Một xác nhận cho trig_out.
trig_in_ack	O	Một xác nhận cho trig_in.
đặt lại	I	Loại đầu vào ILA khi được đặt thành 'Trình giám sát giao diện', cổng này phải là tín hiệu đặt lại tương tự, đồng bộ với logic thiết kế được gắn vào Slot_ _ các cổng của lõi ILA.
S_AXIS	Đầu vào/Đầu ra	Cổng tùy chọn. Được sử dụng để kết nối thủ công với lõi Trung tâm gỡ lỗi AXI khi 'Bật giao diện luồng AXI4- cho kết nối Manul với Trung tâm gỡ lỗi AXI' được chọn trong Tùy chọn nâng cao.
M_AXIS	Đầu vào/Đầu ra	Cổng tùy chọn. Được sử dụng để kết nối thủ công với lõi Trung tâm gỡ lỗi AXI khi 'Bật giao diện luồng AXI4 cho kết nối thủ công với Trung tâm gỡ lỗi AXI' được chọn trong 'Tùy chọn nâng cao'.

Bảng 1: Cổng ILA (tiếp)
Tên cổng	Đầu vào/Đầu ra	Sự miêu tả
được thiết lập	I	Cổng tùy chọn. Được sử dụng để kết nối thủ công với lõi Trung tâm gỡ lỗi AXI khi 'Bật giao diện luồng AXI4 cho kết nối thủ công với Trung tâm gỡ lỗi AXI' được chọn trong 'Tùy chọn nâng cao'. Cổng này phải đồng bộ với cổng đặt lại của Trung tâm gỡ lỗi AXI.
ack	I	Cổng tùy chọn. Được sử dụng để kết nối thủ công với lõi Trung tâm gỡ lỗi AXI khi 'Bật giao diện luồng AXI4 cho kết nối thủ công với Trung tâm gỡ lỗi AXI' được chọn trong 'Tùy chọn nâng cao'. Cổng này phải đồng bộ với cổng đồng hồ của Trung tâm gỡ lỗi AXI.

Thông số ILA

Bảng 2: Thông số ILA
Tham số	Cho phép Giá trị	Giá trị mặc định	Sự miêu tả
Tên thành phần	Chuỗi có A–Z, 0–9 và _ (dấu gạch dưới)	ila_0	Tên của thành phần khởi tạo.
C_NUM_OF_PROBES	1–512	1	Số cổng thăm dò ILA.
C_MEMORY_TYPE	0, 1	0	Mục tiêu lưu trữ cho dữ liệu đã chụp. 0 tương ứng với khối RAM và 1 tương ứng với UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Độ sâu bộ đệm lưu trữ thăm dò. Con số này đại diện cho số lượng tối đa của sampcác tập tin có thể được lưu trữ trong thời gian chạy cho mỗi đầu vào đầu dò.
C_PROBE _CHIỀU RỘNG	1–1024	1	Chiều rộng của cổng thăm dò . Ở đâu là cổng thăm dò có giá trị từ 0 đến 1,023.
C_TRIGOUT_EN	Đúng/Sai	SAI	Kích hoạt chức năng trig out. Cổng trig_out và trig_out_ack được sử dụng.
C_TRIGIN_EN	Đúng/Sai	SAI	Kích hoạt trig trong chức năng. Cổng trig_in và trig_in_ack được sử dụng.
C_INPUT_PIPE_STAGES	0–6	0	Thêm các flop bổ sung vào các cổng thăm dò. Một tham số áp dụng cho tất cả các cổng thăm dò.
ALL_PROBE_SAME_MU	Đúng/Sai	ĐÚNG VẬY	Điều này buộc các đơn vị giá trị so sánh giống nhau (đơn vị khớp) cho tất cả các đầu dò.
C_PROBE _MU_CNT	1–16	1	Số đơn vị Giá trị so sánh (Kết hợp) trên mỗi đầu dò. Điều này chỉ hợp lệ nếu ALL_PROBE_SAME_MU là FALSE.
C_PROBE _KIỂU	DỮ LIỆU và KÍCH HOẠT, KÍCH HOẠT, DỮ LIỆU	DỮ LIỆU và KÍCH HOẠT	Để chọn một đầu dò đã chọn để chỉ định điều kiện kích hoạt hoặc cho mục đích lưu trữ dữ liệu hoặc cho cả hai.
C_ADV_TRIGGER	Đúng/Sai	SAI	Bật tùy chọn kích hoạt trước. Điều này kích hoạt máy trạng thái kích hoạt và bạn có thể viết trình tự kích hoạt của riêng mình trong Vivado Logic Analyzer.

Bảng 2: Thông số ILA (tiếp)
Tham số	Cho phép Giá trị	Giá trị mặc định	Sự miêu tả
C_NUM_MONITOR_SLOTS	1-11	1	Số Khe cắm Giao diện.
Ghi chú: 1. Số đơn vị giá trị so sánh (khớp) tối đa được giới hạn ở 1,024. Đối với trình kích hoạt cơ bản (C_ADV_TRIGGER = FALSE), mỗi đầu dò có một đơn vị giá trị so sánh (như trong phiên bản cũ hơn). Nhưng đối với tùy chọn kích hoạt nâng cao (C_ADV_TRIGGER = TRUE), điều này có nghĩa là các đầu dò riêng lẻ vẫn có thể có lựa chọn khả thi về số đơn vị giá trị so sánh từ một đến bốn. Nhưng tất cả các đơn vị giá trị so sánh không được vượt quá 1,024. Điều này có nghĩa là, nếu bạn cần bốn đơn vị so sánh cho mỗi đầu dò thì bạn chỉ được phép sử dụng 256 đầu dò.

Thiết kế với cốt lõi

Phần này bao gồm các hướng dẫn và thông tin bổ sung để tạo điều kiện thiết kế với lõi.

Đồng hồ
Cổng đầu vào clk là đồng hồ được sử dụng bởi lõi ILA để đăng ký các giá trị thăm dò. Để có kết quả tốt nhất, đó phải là tín hiệu đồng hồ tương tự đồng bộ với logic thiết kế được gắn vào các cổng thăm dò của lõi ILA. Khi kết nối thủ công với AXI Debug Hub, tín hiệu aclk phải đồng bộ với cổng đầu vào đồng hồ của AXI Debug Hub.

Đặt lại
Khi bạn đặt Loại đầu vào ILA thành Trình giám sát giao diện, cổng đặt lại phải là tín hiệu đặt lại giống như tín hiệu đặt lại đồng bộ với logic thiết kế có giao diện được gắn vào
chỗ_ _ cổng của lõi ILA. Đối với kết nối thủ công với lõi Trung tâm gỡ lỗi AXI, cổng hiện tại phải đồng bộ với cổng đặt lại của lõi Trung tâm gỡ lỗi AXI.

Các bước quy trình thiết kế
Phần này mô tả việc tùy chỉnh và tạo lõi, hạn chế lõi cũng như các bước mô phỏng, tổng hợp và triển khai dành riêng cho lõi IP này. Thông tin chi tiết hơn về quy trình thiết kế Vivado® tiêu chuẩn và bộ tích hợp IP có trong hướng dẫn sử dụng Vivado Design Suite sau đây:

Hướng dẫn sử dụng Vivado Design Suite: Thiết kế hệ thống con IP bằng IP Integrator (UG994)

Hướng dẫn sử dụng Vivado Design Suite: Thiết kế với IP (UG896)
Hướng dẫn sử dụng Vivado Design Suite: Bắt đầu (UG910)
Hướng dẫn sử dụng Vivado Design Suite: Mô phỏng logic (UG900)

Tùy chỉnh và tạo lõi

Phần này bao gồm thông tin về cách sử dụng các công cụ Xilinx® để tùy chỉnh và tạo lõi trong Vivado® Design Suite. Nếu bạn đang tùy chỉnh và tạo lõi trong bộ tích hợp IP Vivado, hãy xem Hướng dẫn sử dụng Vivado Design Suite: Thiết kế hệ thống con IP bằng bộ tích hợp IP (UG994) để biết thông tin chi tiết. Bộ tích hợp IP có thể tự động tính toán các giá trị cấu hình nhất định khi xác thực hoặc tạo thiết kế. Để kiểm tra xem các giá trị có thay đổi hay không, hãy xem phần mô tả tham số trong chương này. ĐẾN view giá trị tham số, hãy chạy lệnh validate_bd_design trong bảng điều khiển Tcl. Bạn có thể tùy chỉnh IP để sử dụng trong thiết kế của mình bằng cách chỉ định các giá trị cho các tham số khác nhau được liên kết với lõi IP bằng các bước sau:

Chọn IP từ danh mục IP.
Nhấp đúp vào IP đã chọn hoặc chọn lệnh Tùy chỉnh IP từ thanh công cụ hoặc nhấp chuột phải vào menu.

Để biết chi tiết, hãy xem Hướng dẫn sử dụng Vivado Design Suite: Thiết kế với IP (UG896) và Hướng dẫn sử dụng Vivado Design Suite: Bắt đầu (UG910). Các hình trong chương này là hình minh họa của Vivado IDE. Bố cục được mô tả ở đây có thể khác với phiên bản hiện tại.

Để truy cập vào lõi, hãy thực hiện như sau:

Mở một dự án bằng cách chọn File sau đó Mở dự án hoặc tạo một dự án mới bằng cách chọn File sau đó là Dự án mới trong Vivado.

Mở danh mục IP và điều hướng đến bất kỳ nguyên tắc phân loại nào.
Bấm đúp vào ILA để hiển thị tên lõi Vivado IDE.

Bảng tùy chọn chung
Hình dưới đây hiển thị tab Tùy chọn chung trong cài đặt Gốc cho phép bạn chỉ định các tùy chọn:

Hình dưới đây hiển thị tab Tùy chọn chung trong cài đặt AXI cho phép bạn chỉ định các tùy chọn:

Tên thành phần: Sử dụng trường văn bản này để cung cấp tên mô-đun duy nhất cho lõi ILA.
Loại đầu vào ILA: Tùy chọn này chỉ định loại giao diện hoặc tín hiệu mà ILA sẽ gỡ lỗi. Hiện tại, các giá trị cho tham số này là “Đầu dò gốc”, “Trình giám sát giao diện” và “Hỗn hợp”.
Số lượng đầu dò: Sử dụng trường văn bản này để chọn số cổng đầu dò trên lõi ILA. Phạm vi hợp lệ được sử dụng trong Vivado® IDE là từ 1 đến 64. Nếu bạn cần nhiều hơn 64 cổng thăm dò, bạn cần sử dụng luồng lệnh Tcl để tạo lõi ILA.
Một số Khe cắm Giao diện (chỉ có ở loại Màn hình Giao diện và Loại Hỗn hợp): Tùy chọn này cho phép bạn chọn số lượng khe cắm giao diện AXI cần được kết nối với ILA.
Số lượng bộ so sánh giống nhau cho tất cả các cổng thăm dò: Số lượng bộ so sánh trên mỗi đầu dò có thể được cấu hình trên bảng này. Có thể bật cùng một số bộ so sánh cho tất cả các đầu dò bằng cách chọn.

Bảng điều khiển cổng thăm dò
Hình dưới đây hiển thị tab Cổng thăm dò cho phép bạn chỉ định cài đặt:

Probe Port Panel: Chiều rộng của mỗi Probe Port có thể được cấu hình trong Probe Port Panels. Mỗi Probe Port Panel có tối đa bảy cổng.
Probe Width: Chiều rộng của mỗi Probe Port có thể kể đến. Phạm vi hợp lệ là từ 1 đến 1024.
Số bộ so sánh: Tùy chọn này chỉ được bật khi tùy chọn “Cùng số bộ so sánh cho tất cả các cổng thăm dò” bị tắt. Có thể đặt bộ so sánh cho từng đầu dò trong phạm vi từ 1 đến 16.
Dữ liệu và/hoặc Kích hoạt: Loại đầu dò cho mỗi đầu dò có thể được đặt bằng tùy chọn này. Các tùy chọn hợp lệ là DATA_and_TRIGGER, DATA và TRIGGER.
Tùy chọn so sánh: Loại hoạt động hoặc so sánh cho từng đầu dò có thể được đặt bằng tùy chọn này.

Tùy chọn giao diện
Hình dưới đây hiển thị tab Tùy chọn giao diện khi Màn hình giao diện hoặc Loại hỗn hợp được chọn cho loại đầu vào ILA:

Loại giao diện: Nhà cung cấp, Thư viện, Tên và Phiên bản (VLNV) của giao diện sẽ được giám sát bởi lõi ILA.
Chiều rộng ID AXI-MM: Chọn chiều rộng ID của giao diện AXI khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
AXI-MM Data Width: Chọn tham số tương ứng với slot_Chọn độ rộng Data của giao diện AXI khi slot_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Độ rộng địa chỉ AXI-MM: Chọn độ rộng địa chỉ của giao diện AXI khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Enable AXI-MM/Stream Protocol Checker: Bật trình kiểm tra giao thức AXI4-MM hoặc AXI4-Stream cho vị trí khi khe_ loại giao diện được định cấu hình là AXI-MM hoặc AXI4-Stream, trong đó là số khe cắm.

Bật bộ đếm theo dõi giao dịch: Bật khả năng theo dõi giao dịch AXI4-MM.
Số giao dịch chưa đọc: Chỉ định số lượng giao dịch chưa đọc trên mỗi ID. Giá trị phải bằng hoặc lớn hơn số lượng giao dịch Đọc chưa thanh toán cho kết nối đó.
Số giao dịch ghi chưa xử lý: Chỉ định số lượng giao dịch ghi chưa xử lý trên mỗi ID. Giá trị phải bằng hoặc lớn hơn số lượng giao dịch Ghi chưa xử lý cho kết nối đó.
Giám sát các tín hiệu trạng thái APC: Cho phép giám sát các tín hiệu trạng thái APC cho khe cắm khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.

Cấu hình kênh địa chỉ đọc AXI là Dữ liệu: Chọn tín hiệu kênh đọc địa chỉ cho mục đích lưu trữ dữ liệu cho khe cắm khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Định cấu hình kênh địa chỉ đọc AXI làm Trình kích hoạt: Chọn tín hiệu kênh đọc địa chỉ để chỉ định điều kiện kích hoạt cho khe khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Định cấu hình kênh dữ liệu đọc AXI là Dữ liệu: Chọn tín hiệu kênh dữ liệu đọc cho mục đích lưu trữ dữ liệu cho khe cắm khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.

Định cấu hình kênh dữ liệu đọc AXI làm Bộ kích hoạt: Chọn tín hiệu kênh dữ liệu đọc để chỉ định điều kiện kích hoạt cho khe khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Cấu hình kênh địa chỉ ghi AXI là Dữ liệu: Chọn tín hiệu kênh ghi địa chỉ cho mục đích lưu trữ dữ liệu cho khe cắm khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Định cấu hình kênh địa chỉ ghi AXI làm Trình kích hoạt: Chọn tín hiệu kênh ghi địa chỉ để chỉ định điều kiện kích hoạt cho khe khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.

Cấu hình kênh dữ liệu ghi AXI là Dữ liệu: Chọn tín hiệu kênh ghi dữ liệu cho mục đích lưu trữ dữ liệu cho khe cắm khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Định cấu hình kênh dữ liệu ghi AXI làm Bộ kích hoạt: Chọn tín hiệu kênh dữ liệu ghi để chỉ định điều kiện kích hoạt cho khe khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
Định cấu hình kênh phản hồi ghi AXI làm Dữ liệu: Chọn tín hiệu kênh phản hồi ghi cho mục đích lưu trữ dữ liệu cho khe cắm khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.

Định cấu hình kênh phản hồi ghi AXI làm Trình kích hoạt: Chọn tín hiệu kênh phản hồi ghi để chỉ định điều kiện kích hoạt cho khe khi khe_ loại giao diện được cấu hình là AXI-MM, trong đó là số khe cắm.
AXI-Stream Tdata Width: Chọn độ rộng Tdata của giao diện AXI-Stream khi slot_ loại giao diện được cấu hình là AXI-Stream, trong đó là số khe cắm.
AXI-Stream TID Width: Chọn độ rộng TID của giao diện AXI-Stream khi khe_ loại giao diện được cấu hình là AXI-Stream, trong đó là số khe cắm.

Chiều rộng TUSER của AXI-Stream: Chọn chiều rộng TUSER của giao diện AXI-Stream khi khe_ loại giao diện được cấu hình là AXI-Stream, trong đó là số khe cắm.
Độ rộng TDEST của AXI-Stream: Chọn độ rộng TDEST của giao diện AXI-Stream khi khe_ loại giao diện được cấu hình là AXI-Stream, trong đó là số khe cắm.
Định cấu hình Tín hiệu AXIS làm Dữ liệu: Chọn tín hiệu AXI4-Stream cho mục đích lưu trữ dữ liệu cho khe
khi khe_ loại giao diện được cấu hình là AXI-Stream trong đó là số khe cắm.

Định cấu hình Tín hiệu AXIS làm Trình kích hoạt: Chọn tín hiệu AXI4-Stream để chỉ định điều kiện kích hoạt cho vị trí khi khe_ loại giao diện được cấu hình là AXI-Stream, trong đó là số khe cắm.
Định cấu hình Khe làm Dữ liệu và/hoặc Kích hoạt: Chọn tín hiệu khe không phải AXI để chỉ định điều kiện kích hoạt hoặc cho mục đích lưu trữ dữ liệu hoặc cho cả hai đối với khe khi khe_ loại giao diện được cấu hình là không phải AXI, trong đó là số khe cắm.

Tùy chọn lưu trữ
Hình dưới đây hiển thị tab Tùy chọn lưu trữ cho phép bạn chọn loại mục tiêu lưu trữ và độ sâu của bộ nhớ sẽ được sử dụng:

Mục tiêu lưu trữ: Tham số này được sử dụng để chọn loại mục tiêu lưu trữ từ trình đơn thả xuống.
Độ sâu dữ liệu: Tham số này được sử dụng để chọn một s phù hợpampđộ sâu từ trình đơn thả xuống.

Tùy chọn nâng cao
Hình dưới đây hiển thị tab Tùy chọn nâng cao:

Bật Giao diện luồng AXI4 để kết nối thủ công với Trung tâm gỡ lỗi AXI: Khi được bật, tùy chọn này cung cấp giao diện AXIS cho IP để kết nối với Trung tâm gỡ lỗi AXI.
Bật giao diện đầu vào kích hoạt: Chọn tùy chọn này để bật cổng đầu vào kích hoạt tùy chọn.
Bật giao diện đầu ra kích hoạt: Chọn tùy chọn này để bật cổng đầu ra kích hoạt tùy chọn.

Ống đầu vào Stages: Chọn số lượng thanh ghi bạn muốn thêm cho đầu dò để cải thiện kết quả thực hiện. Thông số này áp dụng cho tất cả các đầu dò.
Trình kích hoạt nâng cao: Kiểm tra để kích hoạt trình tự trình tự kích hoạt dựa trên máy trạng thái.

Tạo ra đầu ra
Để biết chi tiết, xem Hướng dẫn sử dụng Vivado Design Suite: Thiết kế với IP (UG896).

Hạn chế cốt lõi

Ràng buộc bắt buộc
Lõi ILA bao gồm một XDC file chứa các ràng buộc đường dẫn sai thích hợp để ngăn chặn quá hạn chế các đường dẫn đồng bộ hóa băng qua miền đồng hồ. Người ta cũng hy vọng rằng tín hiệu đồng hồ được kết nối với cổng đầu vào clk của lõi ILA bị hạn chế phù hợp trong thiết kế của bạn.

Lựa chọn thiết bị, gói và cấp tốc độ
Phần này không áp dụng cho lõi IP này.

Tần số đồng hồ
Phần này không áp dụng cho lõi IP này.

Quản lý đồng hồ
Phần này không áp dụng cho lõi IP này.
Vị trí đặt đồng hồ
Phần này không áp dụng cho lõi IP này.
Ngân hàng
Phần này không áp dụng cho lõi IP này.

Vị trí thu phát
Phần này không áp dụng cho lõi IP này.
Tiêu chuẩn I/O và vị trí
Phần này không áp dụng cho lõi IP này.

Mô phỏng

Để có thông tin toàn diện về các thành phần mô phỏng Vivado®, cũng như thông tin về cách sử dụng các công cụ của bên thứ ba được hỗ trợ, hãy xem Hướng dẫn sử dụng Vivado Design Suite: Mô phỏng logic (UG900).

Tổng Hợp Và Thực Hiện
Để biết chi tiết về tổng hợp và triển khai, hãy xem Hướng dẫn sử dụng Vivado Design Suite: Thiết kế với IP (UG896).

Gỡ lỗi

Phụ lục này bao gồm thông tin chi tiết về các tài nguyên có sẵn trên Hỗ trợ Xilinx® webtrang web và các công cụ gỡ lỗi. Nếu IP yêu cầu khóa cấp phép, khóa phải được xác minh. Các công cụ thiết kế Vivado® có một số điểm kiểm tra giấy phép để kiểm soát IP được cấp phép thông qua luồng. Nếu kiểm tra giấy phép thành công, IP có thể tiếp tục được tạo. Nếu không, quá trình tạo sẽ dừng lại với một lỗi. Các điểm kiểm tra giấy phép được thực thi bằng các công cụ sau:

Vivado tổng hợp
Vivado thực hiện
write_bitstream (lệnh Tcl)

QUAN TRỌNG! Cấp giấy phép IP bị bỏ qua tại các điểm kiểm tra. Kiểm tra xác nhận một giấy phép hợp lệ tồn tại. Nó không kiểm tra mức giấy phép IP.

Tìm trợ giúp trên Xilinx.com

Để trợ giúp trong quá trình thiết kế và gỡ lỗi khi sử dụng lõi, Bộ phận hỗ trợ của Xilinx web trang chứa các tài nguyên chính như tài liệu sản phẩm, ghi chú phát hành, bản ghi câu trả lời, thông tin về các vấn đề đã biết và liên kết để nhận thêm hỗ trợ sản phẩm. Diễn đàn cộng đồng Xilinx cũng có sẵn để các thành viên có thể tìm hiểu, tham gia, chia sẻ và đặt câu hỏi về các giải pháp của Xilinx.

Tài liệu
Hướng dẫn sản phẩm này là tài liệu chính liên quan đến lõi. Hướng dẫn này, cùng với tài liệu liên quan đến tất cả các sản phẩm hỗ trợ quá trình thiết kế, có thể được tìm thấy trên Hỗ trợ Xilinx web hoặc bằng cách sử dụng Xilinx® Documentation Navigator. Tải xuống Trình điều hướng tài liệu Xilinx từ trang Tải xuống. Để biết thêm thông tin về công cụ này và các tính năng có sẵn, hãy mở trợ giúp trực tuyến sau khi cài đặt.

hồ sơ trả lời
Hồ sơ Trả lời bao gồm thông tin về các sự cố thường gặp phải, thông tin hữu ích về cách giải quyết các sự cố này và mọi sự cố đã biết với sản phẩm Xilinx. Hồ sơ trả lời được tạo và duy trì hàng ngày để đảm bảo rằng người dùng có quyền truy cập vào thông tin chính xác nhất hiện có. Bản ghi câu trả lời cho lõi này có thể được định vị bằng cách sử dụng hộp Hỗ trợ tìm kiếm trên bộ phận hỗ trợ chính của Xilinx web trang. Để tối đa hóa kết quả tìm kiếm của bạn, hãy sử dụng các từ khóa như:

Tên sản phẩm
Thông báo công cụ
Tóm tắt vấn đề gặp phải

Tìm kiếm bộ lọc khả dụng sau khi kết quả được trả về để nhắm mục tiêu thêm kết quả.

Hỗ trợ kỹ thuật
Xilinx cung cấp hỗ trợ kỹ thuật trên Diễn đàn cộng đồng Xilinx cho sản phẩm LogiCORE™ IP này khi được sử dụng như mô tả trong tài liệu sản phẩm. Xilinx không thể đảm bảo thời gian, chức năng hoặc hỗ trợ nếu bạn thực hiện bất kỳ điều nào sau đây:

Triển khai giải pháp trong các thiết bị không được xác định trong tài liệu.

Tùy chỉnh giải pháp vượt quá mức cho phép trong tài liệu sản phẩm.
Thay đổi bất kỳ phần nào của thiết kế có nhãn KHÔNG SỬA ĐỔI.

Để đặt câu hỏi, hãy điều hướng đến Diễn đàn cộng đồng Xilinx.

Tài nguyên bổ sung và thông báo pháp lý

Tài nguyên Xilinx
Để biết các tài nguyên hỗ trợ như Câu trả lời, Tài liệu, Tải xuống và Diễn đàn, hãy xem Hỗ trợ Xilinx.

Bộ điều hướng tài liệu và Trung tâm thiết kế
Xilinx® Documentation Navigator (DocNav) cung cấp quyền truy cập vào các tài liệu, video và tài nguyên hỗ trợ của Xilinx mà bạn có thể lọc và tìm kiếm để tìm thông tin. Để mở DocNav:

• Từ Vivado® IDE, chọn Trợ giúp → Tài liệu và Hướng dẫn.
• Trên Windows, chọn Start → All Programs → Xilinx Design Tools → DocNav.
• Tại dấu nhắc lệnh của Linux, nhập docnav.

Xilinx Design Hubs cung cấp các liên kết đến tài liệu được sắp xếp theo nhiệm vụ thiết kế và các chủ đề khác mà bạn có thể sử dụng để tìm hiểu các khái niệm chính và giải quyết các câu hỏi thường gặp. Để truy cập Trung tâm thiết kế:

Trong DocNav, nhấp vào Trung tâm thiết kế View tab.
trên Xilinx webtrang web, hãy xem trang Trung tâm thiết kế.

Ghi chú: Để biết thêm thông tin về DocNav, hãy xem trang Documentation Navigator trên Xilinx webđịa điểm.

Tài liệu tham khảo
Những tài liệu này cung cấp tài liệu bổ sung hữu ích với hướng dẫn này:

Hướng dẫn sử dụng Vivado Design Suite: Lập trình và gỡ lỗi (UG908)
Hướng dẫn sử dụng Vivado Design Suite: Thiết kế với IP (UG896)
Hướng dẫn sử dụng Vivado Design Suite: Thiết kế hệ thống con IP bằng IP Integrator (UG994)

Hướng dẫn sử dụng Vivado Design Suite: Bắt đầu (UG910)
Hướng dẫn sử dụng Vivado Design Suite: Mô phỏng logic (UG900)
Hướng dẫn sử dụng Vivado Design Suite: Triển khai (UG904)
Hướng dẫn di chuyển ISE sang Vivado Design Suite (UG911)
Trình kiểm tra giao thức AXI Hướng dẫn sản phẩm LogiCORE IP (PG101)
AXI4-Stream Protocol Checker Hướng dẫn sản phẩm LogiCORE IP (PG145)

Lịch sử sửa đổi
Bảng sau đây hiển thị lịch sử sửa đổi cho tài liệu này.

Phần	Tóm tắt sửa đổi
Phiên bản 11 / 23 / 2020
Phiên bản phát hành đầu tiên.	Không có

Vui lòng đọc: Thông báo pháp lý quan trọng
Thông tin được tiết lộ cho bạn dưới đây ("Tài liệu") chỉ được cung cấp cho việc lựa chọn và sử dụng các sản phẩm của Xilinx. Trong phạm vi tối đa được pháp luật hiện hành cho phép: (1) Các tài liệu được cung cấp “NGUYÊN TRẠNG” và với tất cả lỗi, Xilinx từ chối TẤT CẢ CÁC BẢO ĐẢM VÀ ĐIỀU KIỆN, RÕ RÀNG, NGỤ Ý, HOẶC LUẬT ĐỊNH, BAO GỒM NHƯNG KHÔNG GIỚI HẠN CÁC BẢO ĐẢM VỀ KHẢ NĂNG BÁN ĐƯỢC, KHÔNG - VI PHẠM HOẶC SỰ PHÙ HỢP CHO BẤT KỲ MỤC ĐÍCH CỤ THỂ NÀO; và (2) Xilinx sẽ không chịu trách nhiệm (dù là trong hợp đồng hay ngoài hợp đồng, bao gồm cả sơ suất, hoặc theo bất kỳ lý thuyết trách nhiệm pháp lý nào khác) đối với bất kỳ tổn thất hoặc thiệt hại nào thuộc bất kỳ loại hoặc bản chất nào liên quan đến, phát sinh theo hoặc liên quan đến, Tài liệu (bao gồm cả việc bạn sử dụng Tài liệu), bao gồm mọi tổn thất hoặc thiệt hại trực tiếp, gián tiếp, đặc biệt, ngẫu nhiên hoặc do hậu quả (bao gồm mất dữ liệu, lợi nhuận, thiện chí hoặc bất kỳ loại tổn thất hoặc thiệt hại nào phải chịu do bất kỳ hành động nào gây ra bởi bên thứ ba) ngay cả khi thiệt hại hoặc mất mát đó có thể thấy trước một cách hợp lý hoặc Xilinx đã được thông báo về khả năng xảy ra điều tương tự.

Xilinx không có nghĩa vụ phải sửa bất kỳ lỗi nào có trong Tài liệu hoặc thông báo cho bạn về các bản cập nhật của Tài liệu hoặc thông số kỹ thuật của sản phẩm. Bạn không được sao chép, sửa đổi, phân phối hoặc hiển thị công khai Tài liệu mà không có sự đồng ý trước bằng văn bản. Một số sản phẩm phải tuân theo các điều khoản và điều kiện bảo hành có giới hạn của Xilinx, vui lòng tham khảo Điều khoản bán hàng của Xilinx. viewbiên tập tại https://www.xilinx.com/legal.htm#tos; Các lõi IP có thể tuân theo các điều khoản bảo hành và hỗ trợ có trong giấy phép do Xilinx cấp cho bạn. Các sản phẩm của Xilinx không được thiết kế hoặc nhằm mục đích không an toàn hoặc để sử dụng trong bất kỳ ứng dụng nào yêu cầu hiệu suất không an toàn; bạn chịu rủi ro và trách nhiệm pháp lý duy nhất đối với việc sử dụng các sản phẩm của Xilinx trong các ứng dụng quan trọng như vậy, vui lòng tham khảo Điều khoản bán hàng của Xilinx. viewbiên tập tại https://www.xilinx.com/legal.htm#tos.
Tài liệu này chứa thông tin sơ bộ và có thể thay đổi mà không cần thông báo trước. Thông tin được cung cấp ở đây liên quan đến các sản phẩm và/hoặc dịch vụ chưa có sẵn để bán và chỉ được cung cấp cho mục đích thông tin và không nhằm mục đích hoặc được hiểu là chào bán hoặc cố gắng thương mại hóa các sản phẩm và/hoặc dịch vụ được đề cập ở đây.

ỨNG DỤNG Ô TÔ TUYÊN BỐ TỪ CHỐI TRÁCH NHIỆM
CÁC SẢN PHẨM Ô TÔ (XÁC ĐỊNH LÀ “XA” TRONG PHẦN SỐ) KHÔNG ĐƯỢC BẢO HÀNH SỬ DỤNG TRONG VIỆC KHAI THÁC TÚI KHÍ HOẶC SỬ DỤNG TRONG CÁC ỨNG DỤNG CÓ ẢNH HƯỞNG ĐẾN VIỆC ĐIỀU KHIỂN XE (“ỨNG DỤNG AN TOÀN”) TRỪ KHI CÓ KHÁI NIỆM AN TOÀN HOẶC TÍNH NĂNG DỰ PHÒNG THÙ HỢP VỚI TIÊU CHUẨN AN TOÀN Ô TÔ ISO 26262 (“THIẾT KẾ AN TOÀN”). KHÁCH HÀNG TRƯỚC KHI SỬ DỤNG HOẶC PHÂN PHỐI BẤT KỲ HỆ THỐNG NÀO CÓ TÍCH HỢP SẢN PHẨM, PHẢI THỬ NGHIỆM KỸ THUẬT CÁC HỆ THỐNG ĐÓ VÌ MỤC ĐÍCH AN TOÀN. KHÁCH HÀNG HOÀN TOÀN PHẢI CHỊU RỦI RO KHI SỬ DỤNG SẢN PHẨM TRONG ỨNG DỤNG AN TOÀN MÀ KHÔNG CÓ THIẾT KẾ AN TOÀN, CHỈ THEO LUẬT VÀ QUY ĐỊNH HIỆN HÀNH VỀ GIỚI HẠN TRÁCH NHIỆM PHÁP LÝ CỦA SẢN PHẨM.
Bản quyền 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq và các thương hiệu được chỉ định khác có trong tài liệu này là các thương hiệu của Xilinx tại Hoa Kỳ và các quốc gia khác. Tất cả các nhãn hiệu khác là tài sản của chủ sở hữu tương ứng.PG357 (v1.1) Ngày 23 tháng 2020 năm 4, ILA với Giao diện AXI1.1-Stream vXNUMX
Tải PDF: Hướng dẫn phân tích logic tích hợp dòng AXI4 của Xilinx

Tài liệu tham khảo

Hướng dẫn sử dụng