Xilinx AXI4-Stream İnteqrasiya edilmiş Məntiq Analizatoru Bələdçisi

AXI4-Stream Interface nüvəsi ilə İnteqrasiya edilmiş Məntiq Analizatoru (ILA) dizaynın daxili siqnallarını və interfeyslərini izləmək üçün istifadə edilə bilən fərdiləşdirilə bilən məntiq analizatoru IP-dir. ILA nüvəsi müasir məntiq analizatorlarının bir çox qabaqcıl xüsusiyyətlərini, o cümlədən boolean tetikleyici tənlikləri və kənar keçid triggerlərini ehtiva edir. Nüvə həmçinin yaddaşla əlaqəli AXI və AXI4-Stream üçün protokol yoxlanılması ilə yanaşı interfeysi sazlama və monitorinq qabiliyyətini təklif edir. ILA nüvəsi nəzarət edilən dizaynla sinxron olduğundan, dizaynınıza tətbiq edilən bütün dizayn saat məhdudiyyətləri ILA nüvəsinin komponentlərinə də tətbiq edilir. Dizayn daxilində interfeysləri sazlamaq üçün ILA IP Vivado® IP inteqratorunda blok dizaynına əlavə edilməlidir. Eynilə, AXI4/AXI4-Stream protokolunun yoxlanılması seçimi IP inteqratorunda ILA IP üçün aktivləşdirilə bilər. Protokol pozuntuları daha sonra dalğa şəklində göstərilə bilər viewVivado məntiq analizatorunun er.

Xüsusiyyətlər

İstifadəçi tərəfindən seçilən zond portlarının sayı və zond eni.

Blok RAM və UltraRAM kimi istifadəçi tərəfindən seçilə bilən yaddaş hədəfləri
Birdən çox zond portu tək tetikleyici vəziyyətə birləşdirilə bilər.

Dizaynda AXI interfeyslərini sazlamaq üçün istifadəçi tərəfindən seçilən AXI yuvaları.
İnterfeys növləri və izlər daxil olmaqla AXI interfeysləri üçün konfiqurasiya edilə bilən seçimlərample dərinlik.

Problar üçün məlumat və tetikleyici xüsusiyyət.
Bir sıra müqayisəçilər və hər bir zond üçün genişlik və interfeyslər daxilində fərdi portlar.

Giriş/çıxış çarpaz tetikleyici interfeyslər.
Giriş zondları üçün konfiqurasiya edilə bilən boru kəməri.

AXI4-MM və AXI4-Stream protokolunun yoxlanılması.

ILA nüvəsi haqqında ətraflı məlumat üçün Vivado Design Suite İstifadəçi Təlimatına baxın: Proqramlaşdırma və Sazlama (UG908).

IP Faktlar

LogiCORE™ IP Faktlar Cədvəli
Əsas Xüsusiyyətlər
Dəstəklənən Cihaz Ailəsi1	Versal™ ACAP
Dəstəklənən İstifadəçi İnterfeysləri	IEEE Standartı 1149.1 – JTAG
Core ilə təmin olunub
Dizayn Files	RTL
Example Dizayn	Verilog
Test dəzgahı	Təmin edilməyib
Məhdudiyyətlər File	Xilinx® Dizayn Məhdudiyyətləri (XDC)
Simulyasiya modeli	Təmin edilməyib
Dəstəklənən S/W Sürücü	Yoxdur
Test edilmiş dizayn axınları2
Dizayn Girişi	Vivado® Design Suite
Simulyasiya	Dəstəklənən simulyatorlar üçün baxın Xilinx Dizayn Alətləri: Buraxılış Qeydləri Bələdçisi.
Sintez	Vivado sintezi
Dəstək
Bütün Vivado IP Dəyişiklik Qeydləri	Master Vivado IP Dəyişiklik Qeydləri: 72775
Xilinx Dəstəyi web səhifə
Qeydlər: 1. Dəstəklənən cihazların tam siyahısı üçün Vivado® IP kataloquna baxın. 2. Alətlərin dəstəklənən versiyaları üçün baxın Xilinx Dizayn Alətləri: Buraxılış Qeydləri Bələdçisi.

Bitdiview

Dizayn Prosesi ilə Məzmunun Naviqasiyası
Xilinx® sənədləri cari inkişaf tapşırığınız üçün müvafiq məzmun tapmağınıza kömək etmək üçün bir sıra standart dizayn prosesləri ətrafında təşkil edilmişdir. Bu sənəd aşağıdakı dizayn proseslərini əhatə edir:

Avadanlıq, İP və Platformanın İnkişafı: Aparat platforması üçün PL IP bloklarının yaradılması, PL nüvələrinin yaradılması, alt sistemin funksional simulyasiyası və Vivado® vaxtının, resursdan istifadənin və enerjinin bağlanmasının qiymətləndirilməsi. Həmçinin sistem inteqrasiyası üçün aparat platformasının işlənib hazırlanmasını nəzərdə tutur. Bu dizayn prosesinə tətbiq olunan bu sənəddəki mövzulara aşağıdakılar daxildir:
Port təsvirləri

Saatlama və Sıfırlama
Əsasın fərdiləşdirilməsi və yaradılması

Core Overview
FPGA dizaynındakı siqnallar və interfeyslər ILA zonduna və yuva girişlərinə qoşulur. Bu siqnallar və interfeyslər, müvafiq olaraq, zond və yuva girişlərinə əlavə olunurampdizayn sürəti ilə idarə olunur və çip bloklu RAM istifadə edərək saxlanılır. Versal™ ACAP dizaynındakı siqnallar və interfeyslər ILA zonduna və yuva girişlərinə qoşulur. Bu əlavə siqnallar və interfeyslər sampəsas saat girişindən istifadə edərək dizayn sürətlərinə rəhbərlik edir və çip blokunda RAM yaddaşlarında saxlanılır. Əsas parametrlər aşağıdakıları müəyyənləşdirir:

Bir sıra zondlar (512-yə qədər) və zond eni (1-dən 1024-ə qədər).

Bir sıra yuvalar və interfeys seçimləri.
İz sample dərinlik.

Problar üçün məlumat və/və ya tetikleyici xüsusiyyət.
Hər bir zond üçün müqayisə edənlərin sayı.

ILA nüvəsi ilə əlaqə İdarəetmə, İnterfeys və Emal Sistemi (CIPS) IP nüvəsinə qoşulan AXI Debug Hub nümunəsindən istifadə etməklə həyata keçirilir.

Dizayn Versal ACAP-a yükləndikdən sonra, ILA ölçülməsi üçün tətik hadisəsini qurmaq üçün Vivado® məntiq analizator proqramından istifadə edin. Tətik baş verdikdən sonra sample bufer doldurulur və Vivado məntiq analizatoruna yüklənir. Bacararsan view dalğa forması pəncərəsindən istifadə edərək bu məlumat. Zond sample və trigger funksionallığı proqramlaşdırıla bilən məntiq bölgəsində həyata keçirilir. Fərdiləşdirmə zamanı seçdiyiniz saxlama hədəfinə əsaslanan çip bloklu RAM və ya UltraRAM yaddaşı proqram tərəfindən yüklənənə qədər məlumatları saxlayır. Hadisələri işə salmaq, məlumatları ələ keçirmək və ya ILA nüvəsi ilə əlaqə saxlamaq üçün heç bir istifadəçi girişi və ya çıxışı tələb olunmur. ILA nüvəsi interfeys səviyyəli siqnalları izləməyə qadirdir, AXI4 interfeysləri üçün görkəmli əməliyyatlar kimi əməliyyat səviyyəli məlumatları ötürə bilər.

ILA Zond Tətik Müqayisəsi
Hər bir zond girişi müxtəlif əməliyyatları yerinə yetirmək iqtidarında olan tetikleyici komparatora qoşulur. İş zamanı müqayisə aparatı = və ya != müqayisələri yerinə yetirmək üçün təyin edilə bilər. Bura X0XX101 kimi uyğun səviyyə nümunələri daxildir. O, həmçinin yüksələn kənar (R), enən kənar (F), ya kənar (B) və ya keçidsiz (N) kimi kənar keçidlərin aşkar edilməsini əhatə edir. Tətik müqayisəçisi >, <, ≥ və ≤ daxil olmaqla daha mürəkkəb müqayisələr apara bilər.

ƏHƏMİYYƏTLİ! Müqayisə zamanı Vivado® məntiq analizatoru vasitəsilə təyin edilir.

ILA Trigger Vəziyyəti
Tətikləmə şərti ILA zondunun tətik müqayisəsi nəticələrinin hər birinin Boolean “AND” və ya “OR” hesablanmasının nəticəsidir. Vivado® məntiq analizatorundan istifadə edərək, siz müqayisə aparan zondları "VƏ" ilə yoxlamağı, yoxsa "YA"nı seçirsiniz. “AND” parametri bütün ILA zondu müqayisələri təmin edildikdə tetikleyici hadisəyə səbəb olur. “OR” parametri ILA zondunun müqayisələrindən hər hansı biri yerinə yetirildikdə tətik hadisəsinə səbəb olur. Tətikləmə şərti ILA izinin ölçülməsi üçün istifadə edilən tetikleyici hadisədir.

Tətbiqlər

ILA nüvəsi Vivado® istifadə edərək yoxlama və ya sazlama tələb edən proqramlarda istifadə üçün nəzərdə tutulmuşdur. Aşağıdakı şəkildə CIPS IP nüvəsinin AXI blokunun RAM nəzarətçisindən AXI Network on Chip (NoC) vasitəsilə yazıları və oxunuşları göstərilir. ILA nüvəsi aparat menecerində AXI4 əməliyyatını izləmək üçün AXI NoC və AXI blok RAM nəzarətçisi arasındakı interfeys şəbəkəsinə qoşulur.

Lisenziyalaşdırma və Sifariş
Bu Xilinx® LogiCORE™ IP modulu Xilinx Son İstifadəçi Lisenziyasının şərtlərinə əsasən Xilinx Vivado® Design Suite ilə heç bir əlavə ödəniş etmədən təmin edilir.
Qeyd: Lisenziyaya ehtiyacınız olduğunu yoxlamaq üçün IP Kataloqun Lisenziya sütununu yoxlayın. Daxildir, lisenziyanın Vivado® Design Suite-ə daxil olması deməkdir; Satınalma, nüvədən istifadə etmək üçün lisenziya almalı olduğunuz deməkdir. Digər Xilinx® LogiCORE™ IP modulları haqqında məlumat Xilinx Əqli Mülkiyyət səhifəsində mövcuddur. Digər Xilinx LogiCORE IP modulları və alətlərinin qiymətləri və mövcudluğu haqqında məlumat üçün yerli Xilinx satış nümayəndəsi ilə əlaqə saxlayın.

Məhsulun spesifikasiyası

Port təsvirləri
Aşağıdakı cədvəllər ILA portları və parametrləri haqqında ətraflı məlumat verir.
ILA limanları

Cədvəl 1: ILA limanları
Port Adı	I/O	Təsvir
clk	I	Bütün trigger və saxlama məntiqini saatlar edən dizayn saatı.
prob [ – 1:0]	I	Prob port girişi. Zond port nömrəsi 0-dan aralığındadır 511. Zond portunun eni ( ilə işarələnir ) 1 ilə 1024 aralığındadır. Siz bu portu vektor kimi elan etməlisiniz. 1 bitlik port üçün zonddan istifadə edin [0:0].
çıxarmaq	O	Trig_out portu ya trigger vəziyyətindən, ya da xarici trig_in portundan yaradıla bilər. Trigger vəziyyəti və trig_out sürmək üçün trig_in arasında keçid etmək üçün Məntiq Analizatorundan işləmə vaxtı nəzarəti var.
trig_in	I	Daxili Çarpaz Tetik üçün proses əsaslı sistemdə istifadə edilən giriş tetikleme portu. Kaskadlı Trigger yaratmaq üçün başqa bir ILA-ya qoşula bilər.
yuva_ _	I	Slot interfeysi. İnterfeys növü slot_ əsasında dinamik şəkildə yaradılmışdır _ interfeys tipi parametri. İnterfeyslər daxilindəki fərdi portlar aparat menecerində monitorinq üçün əlçatandır.
trig_out_ack	I	Çıxış üçün təsdiq.
trig_in_ack	O	trig_in üçün təsdiq.
sıfırlandı	I	ILA Giriş Növü "İnterfeys Monitoru" olaraq təyin edildikdə, bu port Slot_-a əlavə edilmiş dizayn məntiqi ilə sinxron olan eyni sıfırlama siqnalı olmalıdır. _ ILA nüvəsinin limanları.
S_AXIS	I/O	Könüllü port. Qabaqcıl Seçimlərdə "AXI Debug Hub-a Manul Bağlantısı üçün AXI4-Axınma İnterfeysini aktivləşdirin" seçildikdə AXI Debug Hub nüvəsi ilə əl ilə əlaqə üçün istifadə olunur.
M_AXIS	I/O	Könüllü port. 'Qabaqcıl Seçimlər'də 'AXI Debug Hub'a Əllə Qoşulmaq üçün AXI4- Axın İnterfeysini Aktivləşdir' seçildikdə AXI Debug Hub nüvəsi ilə əl ilə əlaqə üçün istifadə olunur.

Cədvəl 1: ILA limanları (davam edir)
Port Adı	I/O	Təsvir
aresetn	I	Könüllü port. 'Qabaqcıl Seçimlər'də 'AXI Debug Hub'a Manual Connection for AXI4- Stream Interface'i aktivləşdirin' seçildikdə AXI Debug Hub nüvəsi ilə əl ilə əlaqə üçün istifadə olunur. Bu port AXI Debug Hub-ın sıfırlama portu ilə sinxron olmalıdır.
aclk	I	Könüllü port. 'Qabaqcıl Seçimlər'də 'AXI Debug Hub'a Əllə Qoşulmaq üçün AXI4- Axın İnterfeysini Aktivləşdir' seçildikdə AXI Debug Hub nüvəsi ilə əl ilə əlaqə üçün istifadə olunur. Bu port AXI Debug Hub-ın saat portu ilə sinxron olmalıdır.

ILA Parametrləri

Cədvəl 2: ILA Parametrləri
Parametr	İcazə verilir Dəyərlər	Defolt Dəyərlər	Təsvir
Komponent_Adı	A–Z, 0–9 və _ ilə sətir (alt xətt)	ila_0	Hazırlanmış komponentin adı.
C_NUM_OF_PROBES	1-512	1	ILA zond portlarının sayı.
C_MEMORY_TYPE	0, 1	0	Tutulan məlumat üçün saxlama hədəfi. 0 RAM blokuna, 1 isə UltraRAM-a uyğundur.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Zond saxlama buferinin dərinliyi. Bu rəqəm maksimum s sayını göstəriramphər bir zond girişi üçün iş vaxtında saxlanıla bilən les.
C_PROBE _ENİ	1-1024	1	Prob portunun eni . Harada 0-dan 1,023-ə qədər dəyəri olan zond portudur.
C_TRIGOUT_EN	Doğru/Yanlış	YANLIŞ	Çıxış funksiyasını aktivləşdirir. trig_out və trig_out_ack portlarından istifadə olunur.
C_TRIGIN_EN	Doğru/Yanlış	YANLIŞ	Tətiyi funksionallıqda aktivləşdirir. trig_in və trig_in_ack portlarından istifadə olunur.
C_INPUT_PIPE_STAGES	0-6	0	Zond portlarına əlavə floplar əlavə edin. Bir parametr bütün zond portlarına aiddir.
ALL_PROBE_SAME_MU	Doğru/Yanlış	DOĞRU	Bu, eyni müqayisə dəyər vahidlərini (uyğunluq vahidlərini) bütün zondlara məcbur edir.
C_PROBE _MU_CNT	1-16	1	Prob başına Müqayisə Dəyəri (Uyğunluq) vahidlərinin sayı. Bu, yalnız ALL_PROBE_SAME_MU FALSE olduqda etibarlıdır.
C_PROBE _TYPE	DATA və TRIGGER, TRIGGER, DATA	DATA və TRIGGER	Tətik vəziyyətini təyin etmək və ya məlumatların saxlanması məqsədi və ya hər ikisi üçün seçilmiş zondu seçmək.
C_ADV_TRIGGER	Doğru/Yanlış	YANLIŞ	Əvvəlcədən tetikleme seçimini aktivləşdirir. Bu, trigger dövlət maşınına imkan verir və siz öz tetik ardıcıllığınızı Vivado Logic Analyzer-də yaza bilərsiniz.

Cədvəl 2: ILA Parametrləri (davam edir)
Parametr	İcazə verilir Dəyərlər	Defolt Dəyərlər	Təsvir
C_NUM_MONITOR_SLOTS	1-11	1	İnterfeys yuvalarının sayı.
Qeydlər: 1. Müqayisə dəyəri (uyğunluq) vahidlərinin maksimum sayı 1,024 ilə məhdudlaşır. Əsas tətik üçün (C_ADV_TRIGGER = FALSE), hər bir zond bir müqayisə dəyər vahidinə malikdir (əvvəlki versiyada olduğu kimi). Lakin qabaqcadan trigger seçimi üçün (C_ADV_TRIGGER = TRUE), bu o deməkdir ki, fərdi zondlar hələ də birdən dördə qədər müqayisə dəyər vahidlərinin sayının mümkün seçiminə malik ola bilər. Lakin bütün müqayisə dəyər vahidləri 1,024-dən çox olmamalıdır. Bu o deməkdir ki, hər bir zond üçün dörd müqayisə vahidinə ehtiyacınız varsa, yalnız 256 zonddan istifadə etməyə icazə verilir.

Əsas ilə dizayn

Bu bölməyə əsas ilə dizaynı asanlaşdırmaq üçün təlimatlar və əlavə məlumatlar daxildir.

Saatlama
Clk giriş portu zond dəyərlərini qeyd etmək üçün ILA nüvəsi tərəfindən istifadə olunan saatdır. Ən yaxşı nəticələr üçün bu, ILA nüvəsinin zond portlarına qoşulan dizayn məntiqi ilə sinxron olan eyni saat siqnalı olmalıdır. AXI Debug Hub ilə əl ilə qoşulduqda aclk siqnalı AXI Debug Hub saat giriş portu ilə sinxron olmalıdır.

Sıfırlanır
Interface Monitor-ə ILA Giriş Tipini təyin edərkən, sıfırlama portu interfeysi əlavə edilmiş dizayn məntiqi ilə sinxron olan eyni sıfırlama siqnalı olmalıdır.
yuva_ _ ILA nüvəsinin limanı. AXI Debug Hub nüvəsi ilə əl ilə qoşulma üçün indiki port AXI Debug Hub nüvəsinin sıfırlama portu ilə sinxron olmalıdır.

Dizayn axını addımları
Bu bölmə nüvənin fərdiləşdirilməsi və yaradılması, nüvənin məhdudlaşdırılması və bu İP nüvəsinə xas olan simulyasiya, sintez və həyata keçirmə mərhələlərini təsvir edir. Standart Vivado® dizayn axınları və IP inteqratoru haqqında daha ətraflı məlumatı aşağıdakı Vivado Design Suite istifadəçi təlimatlarında tapa bilərsiniz:

Vivado Design Suite İstifadəçi Təlimatı: IP İnteqratorundan istifadə edərək IP Alt Sistemlərinin Dizaynı (UG994)
Vivado Design Suite İstifadəçi Təlimatı: IP ilə dizayn (UG896)
Vivado Design Suite İstifadəçi Bələdçisi: Başlarkən (UG910)
Vivado Design Suite İstifadəçi Təlimatı: Məntiq Simulyasiyası (UG900)

Əsasın fərdiləşdirilməsi və yaradılması

Bu bölməyə Vivado® Design Suite-də nüvəni fərdiləşdirmək və yaratmaq üçün Xilinx® alətlərindən istifadə haqqında məlumat daxildir. Əgər siz Vivado IP inteqratorunda nüvəni fərdiləşdirir və yaradırsınızsa, ətraflı məlumat üçün Vivado Design Suite İstifadəçi Təlimatına baxın: IP İnteqratorundan (UG994) istifadə edərək IP Altsistemlərinin layihələndirilməsi. IP inteqratoru dizaynı təsdiqləyən və ya yaradan zaman müəyyən konfiqurasiya dəyərlərini avtomatik hesablaya bilər. Dəyərlərin dəyişib-dəyişmədiyini yoxlamaq üçün bu fəsildə parametrin təsvirinə baxın. Kimə view parametr dəyəri üçün Tcl konsolunda validate_bd_design əmrini işlədin. Aşağıdakı addımlardan istifadə edərək IP nüvəsi ilə əlaqəli müxtəlif parametrlər üçün dəyərləri təyin edərək dizaynınızda istifadə üçün IP-ni fərdiləşdirə bilərsiniz:

IP kataloqundan IP seçin.
Seçilmiş IP-yə iki dəfə klikləyin və ya alətlər panelindən IP-ni fərdiləşdirin əmrini seçin və ya menyuya sağ vurun.

Təfərrüatlar üçün Vivado Design Suite İstifadəçi Təlimatına baxın: IP ilə dizayn (UG896) və Vivado Design Suite İstifadəçi Təlimatları: Başlanğıc (UG910). Bu fəsildəki rəqəmlər Vivado IDE-nin təsvirləridir. Burada təsvir edilən tərtibat cari versiyadan fərqli ola bilər.

Nüvəyə daxil olmaq üçün aşağıdakıları yerinə yetirin:

Seçməklə layihəni açın File sonra Layihəni açın və ya seçərək yeni layihə yaradın File sonra Vivadoda Yeni Layihə.
IP kataloqunu açın və taksonomiyalardan hər hansı birinə keçin.

Vivado IDE-nin əsas adını gətirmək üçün ILA üzərinə iki dəfə klikləyin.

Ümumi Seçimlər Paneli
Aşağıdakı şəkildə, seçimləri təyin etməyə imkan verən Yerli parametrdə Ümumi Seçimlər nişanı göstərilir:

Aşağıdakı şəkildə AXI parametrlərində seçimləri təyin etməyə imkan verən Ümumi Seçimlər nişanı göstərilir:

Komponent Adı: ILA nüvəsi üçün unikal modul adı təmin etmək üçün bu mətn sahəsindən istifadə edin.

ILA Giriş Növü: Bu seçim interfeys və ya siqnal ILA-nın hansı növünün sazlanması lazım olduğunu müəyyən edir. Hazırda bu parametrin dəyərləri “Doğma zondlar”, “İnterfeys monitoru” və “Qarışıq”dır.
Zondların sayı: ILA nüvəsindəki zond portlarının sayını seçmək üçün bu mətn sahəsindən istifadə edin. Vivado® IDE-də istifadə olunan etibarlı diapazon 1-dən 64-ə qədərdir. Əgər sizə 64-dən çox zond portu lazımdırsa, siz ILA nüvəsini yaratmaq üçün Tcl əmr axınından istifadə etməlisiniz.
Bir sıra İnterfeys Slotları (yalnız Interface Monitor tipində və Qarışıq tipdə mövcuddur): Bu seçim sizə ILA-ya qoşulmalı olan AXI interfeys yuvalarının sayını seçməyə imkan verir.

Bütün Zond Portları üçün Eyni Sayı Müqayisə edənlər: Bu paneldə hər bir prob üçün müqayisə edənlərin sayı konfiqurasiya edilə bilər. Bütün zondlar üçün eyni sayda müqayisə cihazı seçməklə aktivləşdirilə bilər.

Prob Port Panelləri
Aşağıdakı şəkildə parametrləri təyin etməyə imkan verən Zond Portları nişanı göstərilir:

Zond Port Paneli: Hər Zond Portunun eni Zond Port Panellərində konfiqurasiya edilə bilər. Hər bir Zond Port Paneli yeddi porta malikdir.
Zond eni: Hər bir zond portunun eni qeyd edilə bilər. Etibarlı diapazon 1-dən 1024-ə qədərdir.
Müqayisə edənlərin sayı: Bu seçim yalnız “Bütün Zond Portları üçün Eyni Sayıda Müqayisəçilər” seçimi deaktiv edildikdə aktivləşdirilir. 1-dən 16-a qədər diapazonda olan hər bir zond üçün komparator təyin edilə bilər.

Məlumat və/yaxud Tətik: Hər bir zond üçün zond növü bu seçimdən istifadə etməklə təyin edilə bilər. Etibarlı seçimlər DATA_and_TRIGGER, DATA və TRIGGER-dir.
Müqayisəli Seçimlər: Hər bir zond üçün əməliyyat növü və ya müqayisə bu seçimdən istifadə etməklə təyin edilə bilər.

İnterfeys Seçimləri
Aşağıdakı şəkildə ILA giriş növü üçün İnterfeys Monitoru və ya Qarışıq tip seçildikdə İnterfeys Seçimləri nişanı göstərilir:

İnterfeys növü: ILA nüvəsi tərəfindən nəzarət ediləcək interfeysin Satıcı, Kitabxana, Adı və Versiyası (VLNV).
AXI-MM ID Eni: Slot_ olduqda AXI interfeysinin ID enini seçir. interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.

AXI-MM Data Width: slot_a uyğun parametrləri seçir_Slot_ olduqda AXI interfeysinin Məlumat enini seçir interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI-MM Ünvan Genişliyi: Slot_ olduqda AXI interfeysinin Ünvan genişliyini seçir. interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI-MM/Axın Protokolu Yoxlayıcısını aktivləşdirin: Slot üçün AXI4-MM və ya AXI4-Stream protokol yoxlayıcısını aktivləşdirir yuva_ zaman interfeys növü AXI-MM və ya AXI4-Stream kimi konfiqurasiya edilir, burada yuva nömrəsidir.

Tranzaksiya İzləmə Sayğaclarını aktivləşdirin: AXI4-MM tranzaksiya izləmə qabiliyyətini aktivləşdirir.
Görkəmli Oxunma Əməliyyatlarının Sayı: Hər ID-ə görə gözlənilməz Oxu əməliyyatlarının sayını müəyyən edir. Dəyər həmin əlaqə üçün gözlənilməz Oxu əməliyyatlarının sayına bərabər və ya ondan çox olmalıdır.
Gözlənilməmiş Yazma Əməliyyatlarının Sayı: Hər ID üzrə yerinə yetirilməmiş Yazma əməliyyatlarının sayını müəyyən edir. Dəyər həmin əlaqə üçün gözlənilən Write əməliyyatlarının sayına bərabər və ya ondan çox olmalıdır.

APC Status siqnallarının monitorinqi: Slot üçün APC status siqnallarının monitorinqini aktivləşdirin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI oxu ünvan kanalını Data kimi konfiqurasiya edin: Slot üçün məlumatların saxlanması məqsədi üçün oxunan ünvan kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI oxu ünvan kanalını tetikleyici kimi konfiqurasiya edin: Slot üçün tetikleme vəziyyətini təyin etmək üçün oxumaq ünvanı kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.

AXI oxuma məlumat kanalını Data kimi konfiqurasiya edin: Slot üçün məlumatların saxlanması məqsədləri üçün oxunan məlumat kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI oxuma məlumat kanalını Tətik kimi konfiqurasiya edin: Slot üçün trigger şərtlərini təyin etmək üçün oxunan məlumat kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI yazma ünvanı kanalını Data kimi konfiqurasiya edin: Slot üçün məlumatların saxlanması məqsədi üçün yazı ünvanı kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.

AXI yazma ünvanı kanalını Tətik kimi konfiqurasiya edin: Slot üçün trigger şərtlərini təyin etmək üçün yazma ünvanı kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI yazma məlumat kanalını Data kimi konfiqurasiya edin: Yuva üçün məlumatların saxlanması məqsədi üçün yazı məlumat kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI yazma məlumat kanalını Tətik kimi konfiqurasiya edin: Slot üçün tetikleme vəziyyətini təyin etmək üçün yazma məlumat kanalı siqnallarını seçin yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.

AXI yazma cavab kanalını Data kimi konfiqurasiya edin: Slot üçün məlumatların saxlanması məqsədləri üçün cavab kanalı siqnallarını yazın yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI yazma cavab kanalını Trigger kimi konfiqurasiya edin: Slot üçün tətik vəziyyətini təyin etmək üçün cavab kanalı siqnallarını yazın yuva_ zaman interfeys növü AXI-MM kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI-Stream Tdata Width: slot_ olduqda AXI-Stream interfeysinin Tdata enini seçir. interfeys növü AXI-Stream kimi konfiqurasiya edilir, burada yuva nömrəsidir.

AXI-Stream TID Eni: Slot_ olduqda AXI-Stream interfeysinin TID enini seçir. interfeys növü AXI-Stream kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI-Stream TUSER Width: slot_ olduqda AXI-Stream interfeysinin TUSER enini seçir. interfeys növü AXI-Stream kimi konfiqurasiya edilir, burada yuva nömrəsidir.
AXI-Stream TDEST Width: slot_ olduqda AXI-Stream interfeysinin TDEST enini seçir. interfeys növü AXI-Stream kimi konfiqurasiya edilir, burada yuva nömrəsidir.

AXIS siqnallarını məlumat kimi konfiqurasiya edin: yuva üçün məlumat saxlama məqsədi üçün AXI4-Stream siqnallarını seçin
yuva_ zaman interfeys növü AXI-Stream kimi konfiqurasiya edilir yuva nömrəsidir.
AXIS siqnallarını tetikleyici kimi konfiqurasiya edin: Slot üçün trigger vəziyyətini təyin etmək üçün AXI4-Stream siqnallarını seçin yuva_ zaman interfeys növü AXI-Stream kimi konfiqurasiya edilir, burada yuva nömrəsidir.
Yuvanı Məlumat və/və ya Tətik kimi konfiqurasiya edin: Tətik vəziyyətini təyin etmək və ya məlumatın saxlanması məqsədi üçün və ya hər ikisi üçün slot üçün qeyri-AXI slot siqnallarını seçir yuva_ zaman interfeys növü qeyri-AXI kimi konfiqurasiya edilir, burada yuva nömrəsidir.

Saxlama Seçimləri
Aşağıdakı şəkildə Yaddaş Seçimləri nişanı göstərilir ki, bu da istifadə ediləcək yaddaşın hədəf növünü və dərinliyini seçməyə imkan verir:

Saxlama Hədəfi: Bu parametr açılan menyudan yaddaş hədəf növünü seçmək üçün istifadə olunur.

Məlumat Dərinliyi: Bu parametr uyğun s seçmək üçün istifadə olunurampaçılan menyudan dərinliyi seçin.

Qabaqcıl Seçimlər
Aşağıdakı şəkildə Qabaqcıl Seçimlər nişanı göstərilir:

AXI Debug Hub-a Əllə Qoşulmaq üçün AXI4-Stream İnterfeysini aktivləşdirin: Aktivləşdirildikdə, bu seçim İP-nin AXI Debug Hub-a qoşulması üçün AXIS interfeysi verir.
Tətik Giriş İnterfeysini Aktivləşdirin: Əlavə tetikleyici giriş portunu aktivləşdirmək üçün bu seçimi yoxlayın.
Tətik Çıxış İnterfeysini Aktivləşdirin: İsteğe bağlı tetikleyici çıxış portunu aktivləşdirmək üçün bu seçimi yoxlayın.

Giriş borusu Stages: Tətbiq nəticələrini yaxşılaşdırmaq üçün araşdırma üçün əlavə etmək istədiyiniz registrlərin sayını seçin. Bu parametr bütün zondlara aiddir.
Qabaqcıl Tetik: Dövlət maşın əsaslı tətik ardıcıllığını aktivləşdirmək üçün yoxlayın.

Çıxış Nəsil
Təfərrüatlar üçün Vivado Design Suite İstifadəçi Təlimatına baxın: IP ilə dizayn (UG896).

Əsası məhdudlaşdırmaq

Tələb olunan Məhdudiyyətlər
ILA nüvəsinə XDC daxildir file saat domeninin sinxronizasiya yollarının həddən artıq məhdudlaşdırılmasının qarşısını almaq üçün müvafiq yanlış yol məhdudiyyətlərini ehtiva edir. ILA nüvəsinin clk giriş portuna qoşulan saat siqnalının dizaynınızda düzgün şəkildə məhdudlaşdırılması da gözlənilir.

Cihaz, Paket və Sürət Dərəcəsi Seçimləri
Bu bölmə bu IP nüvəsi üçün uyğun deyil.

Saat Tezlikləri
Bu bölmə bu IP nüvəsi üçün uyğun deyil.

Saat İdarəetmə
Bu bölmə bu IP nüvəsi üçün uyğun deyil.
Saatın Yerləşdirilməsi
Bu bölmə bu IP nüvəsi üçün uyğun deyil.
Bankçılıq
Bu bölmə bu IP nüvəsi üçün uyğun deyil.

Transceiverin Yerləşdirilməsi
Bu bölmə bu IP nüvəsi üçün uyğun deyil.
I/O Standartı və Yerləşdirmə
Bu bölmə bu IP nüvəsi üçün uyğun deyil.

Simulyasiya

Vivado® simulyasiya komponentləri haqqında ətraflı məlumat, həmçinin dəstəklənən üçüncü tərəf alətlərindən istifadə haqqında məlumat üçün Vivado Design Suite İstifadəçi Təlimatına baxın: Məntiq Simulyasiyası (UG900).

Sintez və həyata keçirilməsi
Sintez və tətbiq haqqında təfərrüatlar üçün Vivado Design Suite İstifadəçi Təlimatına baxın: IP ilə dizayn (UG896).

Sazlama

Bu əlavəyə Xilinx® Support-da mövcud olan resurslar haqqında təfərrüatlar daxildir websayt və sazlama vasitələri. IP lisenziya açarı tələb edirsə, açar təsdiqlənməlidir. Vivado® dizayn alətləri, axın vasitəsilə lisenziyalı İP-ni yoxlamaq üçün bir neçə lisenziya yoxlama nöqtəsinə malikdir. Lisenziya yoxlanışı uğurlu olarsa, IP generasiyaya davam edə bilər. Əks halda, nəsil xəta ilə dayandırılır. Lisenziya yoxlama məntəqələri aşağıdakı vasitələrlə həyata keçirilir:

Vivado sintezi

Vivado Tətbiqi
write_bitstream (Tcl əmri)

ƏHƏMİYYƏTLİ! Nəzarət məntəqələrində IP lisenziya səviyyəsi nəzərə alınmır. Test etibarlı lisenziyanın mövcudluğunu təsdiqləyir. IP lisenziya səviyyəsini yoxlamır.

Xilinx.com-da Yardım tapmaq

Əsas istifadə edərkən dizayn və debug prosesində kömək etmək üçün Xilinx Dəstəyi web səhifə məhsul sənədləri, buraxılış qeydləri, cavab qeydləri, məlum problemlər haqqında məlumat və əlavə məhsul dəstəyi əldə etmək üçün keçidlər kimi əsas resursları ehtiva edir. Xilinx İcma Forumları üzvlərin Xilinx həlləri haqqında öyrənə, iştirak edə, paylaşa və suallar verə biləcəyi yerlərdə də mövcuddur.

Sənədləşdirmə
Bu məhsul təlimatı nüvə ilə əlaqəli əsas sənəddir. Bu təlimatı, dizayn prosesinə kömək edən bütün məhsullara aid sənədlərlə birlikdə Xilinx Dəstəyi saytında tapa bilərsiniz. web səhifə və ya Xilinx® Documentation Navigator istifadə edərək. Xilinx Documentation Navigator proqramını Yükləmələr səhifəsindən yükləyin. Bu alət və mövcud funksiyalar haqqında ətraflı məlumat üçün quraşdırmadan sonra onlayn yardımı açın.

Cavab qeydləri
Cavab qeydlərinə tez-tez rast gəlinən problemlər haqqında məlumat, bu problemlərin həlli ilə bağlı faydalı məlumatlar və Xilinx məhsulu ilə bağlı hər hansı məlum problemlər daxildir. Cavab qeydləri istifadəçilərin mövcud olan ən dəqiq məlumatlara çıxışını təmin etmək üçün gündəlik yaradılır və saxlanılır. Bu əsas üçün cavab qeydləri əsas Xilinx dəstəyində Axtarış Dəstəyi qutusundan istifadə etməklə yerləşdirilə bilər web səhifə. Axtarış nəticələrinizi artırmaq üçün aşağıdakı kimi açar sözlərdən istifadə edin:

Məhsulun adı
Alət mesaj(lar)ı
Qarşılaşılan problemin xülasəsi

Nəticələri daha da hədəfləmək üçün nəticələr qaytarıldıqdan sonra filtr axtarışı mövcuddur.

Texniki Dəstək
Xilinx, məhsul sənədlərində təsvir olunduğu kimi istifadə edildikdə, bu LogiCORE™ IP məhsulu üçün Xilinx İcma Forumlarında texniki dəstək təmin edir. Aşağıdakılardan hər hansı birini etsəniz, Xilinx vaxta, funksionallığa və ya dəstəyə zəmanət verə bilməz:

Həllini sənədlərdə göstərilməyən cihazlarda tətbiq edin.

Məhsul sənədlərində icazə veriləndən artıq həlli fərdiləşdirin.
Dəyişiklik ETMƏYƏN etiketli dizaynın istənilən hissəsini dəyişdirin.

Sual vermək üçün Xilinx İcma Forumlarına keçin.

Əlavə Resurslar və Hüquqi Bildirişlər

Xilinx Resursları
Cavablar, Sənədləşdirmə, Yükləmələr və Forumlar kimi dəstək resursları üçün Xilinx dəstəyinə baxın.

Documentation Navigator və Design Hub
Xilinx® Documentation Navigator (DocNav) Xilinx sənədlərinə, videolarına və dəstək resurslarına girişi təmin edir, siz onları süzgəcdən keçirə və məlumat tapmaq üçün axtarış edə bilərsiniz. DocNav-ı açmaq üçün:

• Vivado® IDE-dən Help → Documentation and Tutorials seçin.
• Windows-da Başlat → Bütün Proqramlar → Xilinx Dizayn Alətləri → DocNav seçin.
• Linux əmr sorğusunda docnav daxil edin.

Xilinx Dizayn Mərkəzləri dizayn tapşırıqları və digər mövzular tərəfindən təşkil edilən sənədlərə keçidlər təmin edir, onlardan əsas anlayışları öyrənmək və tez-tez verilən suallara cavab vermək üçün istifadə edə bilərsiniz. Dizayn Mərkəzlərinə daxil olmaq üçün:

DocNav-da Dizayn Hublarına klikləyin View nişanı.
Xilinx üzərində websaytına baxın, Design Hub səhifəsinə baxın.

Qeyd: DocNav haqqında daha çox məlumat üçün Xilinx-də Documentation Navigator səhifəsinə baxın websayt.

İstinadlar
Bu sənədlər bu təlimatda faydalı olan əlavə materialı təmin edir:

Vivado Design Suite İstifadəçi Təlimatı: Proqramlaşdırma və Sazlama (UG908)

Vivado Design Suite İstifadəçi Təlimatı: IP ilə dizayn (UG896)
Vivado Design Suite İstifadəçi Təlimatı: IP İnteqratorundan istifadə edərək IP Alt Sistemlərinin Dizaynı (UG994)
Vivado Design Suite İstifadəçi Bələdçisi: Başlarkən (UG910)

Vivado Design Suite İstifadəçi Təlimatı: Məntiq Simulyasiyası (UG900)
Vivado Design Suite İstifadəçi Təlimatı: Tətbiq (UG904)
ISE-dən Vivado Design Suite Miqrasiya Bələdçisi (UG911)

AXI Protokol Yoxlayıcı LogiCORE IP Məhsul Bələdçisi (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Məhsul Bələdçisi (PG145)

Təftiş Tarixçəsi
Aşağıdakı cədvəldə bu sənədin təftiş tarixçəsi göstərilir.

Bölmə	Revizyonun xülasəsi
11 / 23 / 2020 versiyası 1.1
İlkin buraxılış.	Yoxdur

Oxuyun: Vacib Hüquqi Bildirişlər
Burada sizə açıqlanan məlumat (“Materiallar”) yalnız Xilinx məhsullarının seçilməsi və istifadəsi üçün verilir. Mövcud qanunun icazə verdiyi maksimum həddə: (1) Materiallar “OLDUĞU KİMİ” və bütün nasazlıqlarla təmin edilir, Xilinx bununla BÜTÜN ZƏMANƏT VƏ ŞƏRTLƏRDƏN İDDƏ EDİR, AÇIQ, GÖNDÜRÜLƏNƏN VƏ YA QANUNİ TƏMİNATLARDAN, O cümlədən, TƏMİNATLA MƏDDƏNLƏNMƏYƏN, lakin -POZUNMA, VƏ YA HƏR HANSI MƏQSƏD MƏQSƏDƏ UYĞUNLUQ; və (2) Xilinx Materiallarla bağlı, yaranan və ya bununla əlaqədar olaraq hər hansı növ və ya xarakterdə olan hər hansı itki və ya zərərə görə (istər müqavilədə və ya hüquq pozuntusunda, o cümlədən səhlənkarlıqda və ya hər hansı digər məsuliyyət nəzəriyyəsində) məsuliyyət daşımır. (Materiallardan istifadəniz daxil olmaqla), hər hansı birbaşa, dolayı, xüsusi, təsadüfi və ya nəticə etibarilə itki və ya zərər (o cümlədən məlumatın, mənfəətin, qudvilin və ya hər hansı bir hərəkət nəticəsində dəymiş itki və ya zərərin itirilməsi daxil olmaqla) üçüncü şəxs tərəfindən) belə zərər və ya itki ağlabatan şəkildə proqnozlaşdırıla bilən və ya Xilinx-ə eyni ehtimal barədə məlumat verilmiş olsa belə.

Xilinx Materiallarda olan hər hansı səhvləri düzəltmək və ya Materiallara və ya məhsulun spesifikasiyalarına dair yeniləmələr barədə sizə məlumat vermək öhdəliyi daşımır. Siz əvvəlcədən yazılı razılıq almadan Materialları çoxalda, dəyişdirə, paylaya və ya ictimaiyyətə nümayiş etdirə bilməzsiniz. Bəzi məhsullar Xilinx-in məhdud zəmanətinin şərtlərinə tabedir, lütfən, Xilinx-in Satış Şərtlərinə baxın. viewed at https://www.xilinx.com/legal.htm#tos; IP nüvələri Xilinx tərəfindən sizə verilmiş lisenziyada olan zəmanət və dəstək şərtlərinə tabe ola bilər. Xilinx məhsulları nasazlıqdan qorunmaq üçün və ya uğursuz performans tələb edən hər hansı proqramda istifadə üçün nəzərdə tutulmayıb və ya nəzərdə tutulmayıb; belə kritik tətbiqlərdə Xilinx məhsullarının istifadəsinə görə yeganə risk və məsuliyyəti öz üzərinizə götürürsünüz, zəhmət olmasa Xilinx-in Satış Şərtlərinə baxın. viewed at https://www.xilinx.com/legal.htm#tos.
Bu sənəd ilkin məlumatları ehtiva edir və xəbərdarlıq edilmədən dəyişdirilə bilər. Burada təqdim olunan məlumat hələ satış üçün mövcud olmayan məhsullara və/yaxud xidmətlərə aiddir və yalnız məlumat məqsədləri üçün verilir və satış təklifi və ya istinad edilən məhsulların və/və ya xidmətlərin kommersiyalaşdırılmasına cəhd kimi nəzərdə tutulmur və ya təfsir olunmur. burada.

AVTOMOTİV TƏTBİQLƏRDƏN MƏDDƏT
AVTOMOBİL MƏHSULLARI (HİSSƏ NÖMRƏLƏRİNDƏ “XA” KİMİ MÜƏYYƏNDİRİLİR) TƏHLÜKƏSİZLİK YASTIKLARININ AÇILMASINA VƏ YA NƏVSİYƏNİN NƏZARƏTİNƏ TƏSİR EDƏN TƏTBİQLƏRDƏ İSTİFADƏ ÜÇÜN ZƏMANƏT VERİLMİR (“TƏHLÜKƏSİZLİK TƏHLÜKƏSİZLİK MƏZUNİYYƏTİ” EDUNDANCY XÜSUSİYYƏTLƏRİ ARALIK ISO 26262 AVTOMOBİL TƏHLÜKƏSİZLİK STANDARTI ilə (“TƏHLÜKƏSİZLİK DİZAYNİ”). MÜŞTƏRİLƏR MƏHSULLARI TƏRKİB EDƏN HƏR SİSTEMLƏRİ İSTİFADƏ ETMƏDƏN VƏ YA PAYLAŞMADAN ƏVVƏL TƏHLÜKƏSİZLİK MƏQSƏDLƏRİ ÜÇÜN BELƏ SİSTEMLƏRİ TƏKLİF EDƏCƏKLƏR. MƏHSULLARIN TƏHLÜKƏSİZLİK TƏTBİQİNDƏ TƏHLÜKƏSİZLİK TƏTBİQİ OLMADAN İSTİFADƏ EDİLMƏSİ TAM MÜŞTƏRİYİNİN RİSKİ ALTINDADIR, YALNIZ MƏHSUL MƏSULİYYƏTİ ÜZRƏ MƏHDUDİYYƏTLƏRİ tənzimləyən QANUNLARA VƏ QAYNAMALARA TƏMİN OLAR.
Müəlliflik hüququ 2020 Xilinx, Inc. Xilinx, Xilinx loqosu, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq və buraya daxil edilmiş digər təyin olunmuş brendlər Xilinx-in ABŞ və digər ölkələrdə ticarət nişanlarıdır. Bütün digər ticarət nişanları onların müvafiq sahiblərinin mülkiyyətidir.PG357 (v1.1) 23 noyabr 2020-ci il, AXI4-Stream Interface v1.1 ilə ILA
PDF yükləyin: Xilinx AXI4-Stream İnteqrasiya edilmiş Məntiq Analizatoru Bələdçisi

İstinadlar

İstifadəçi təlimatı