Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Indledning

Den integrerede logiske analysator (ILA) med AXI4-Stream Interface-kerne er en brugerdefinerbar logisk analysator IP, der kan bruges til at overvåge de interne signaler og grænseflader i et design. ILA-kernen indeholder mange avancerede funktioner i moderne logikanalysatorer, herunder booleske triggerligninger og kantovergangstriggere. Kernen tilbyder også interface-fejlfinding og overvågningsmuligheder sammen med protokolkontrol for hukommelseskortlagt AXI og AXI4-Stream. Fordi ILA-kernen er synkron med det design, der overvåges, anvendes alle design-ur-begrænsninger, der anvendes på dit design, også på komponenterne i ILA-kernen. For at fejlsøge grænseflader i et design skal ILA IP føjes til et blokdesign i Vivado® IP-integratoren. På samme måde kan AXI4/AXI4-Stream-protokolkontrolfunktion aktiveres for ILA IP i IP-integratoren. Protokolbrud kan derefter vises i bølgeformen viewer af Vivado logikanalysatoren.

Funktioner

• Brugervalgbart antal probeporte og probebredde.
• Brugervalgbare lagermål såsom blok RAM og UltraRAM
• Flere sondeporte kan kombineres til en enkelt triggertilstand.
• Brugervalgbare AXI-slots til at fejlsøge AXI-grænseflader i et design.
• Konfigurerbare muligheder for AXI-grænseflader, herunder grænsefladetyper og sporingample dybde.
• Data og triggeregenskaber for sonder.
• Et antal komparatorer og bredden for hver sonde og individuelle porte inden for grænseflader.
• Input/output krydsudløsende grænseflader.
• Konfigurerbar pipelining til inputprober.
• AXI4-MM og AXI4-Stream protokolkontrol.

For mere information om ILA-kernen, se brugervejledningen til Vivado Design Suite: Programmering og fejlretning (UG908).

IP-fakta

LogiCORE™ IP-fakta-tabel
Kernespecifikationer
Understøttet enhedsfamilie1	Versal™ ACAP
Understøttede brugergrænseflader	IEEE Standard 1149.1 – JTAG
Forsynet med Core
Design Files	RTL
Example Design	Verilog
Test bænk	Leveres ikke
Begrænsninger File	Xilinx® Design Constraints (XDC)
Simuleringsmodel	Leveres ikke
Understøttet S/W-driver	N/A
Testede designflows2
Design Entry	Vivado® Design Suite
Simulering	For understøttede simulatorer, se Xilinx Design Tools: Release Notes Guide.
Syntese	Vivado syntese
Støtte
Alle Vivado IP Change Logs	Master Vivado IP-ændringslogfiler: 72775
Xilinx support web side
Bemærkninger: 1. For en komplet liste over understøttede enheder, se Vivado® IP-kataloget. 2. For de understøttede versioner af værktøjerne, se Xilinx Design Tools: Release Notes Guide.

Overview

Navigering af indhold efter designproces
Xilinx®-dokumentation er organiseret omkring et sæt standarddesignprocesser for at hjælpe dig med at finde relevant indhold til din aktuelle udviklingsopgave. Dette dokument dækker følgende designprocesser:

• Hardware-, IP- og platformsudvikling: Oprettelse af PL IP-blokke til hardwareplatformen, oprettelse af PL-kerner, funktionel simulering af subsystem og evaluering af Vivado®-timing, ressourceforbrug og strømlukning. Indebærer også udvikling af hardwareplatformen til systemintegration. Emner i dette dokument, der gælder for denne designproces, omfatter:
• Portbeskrivelser
• Ur og nulstilling
• Tilpasning og generering af kernen

Core Overview
Signaler og grænseflader i FPGA-designet er forbundet til en ILA-sonde og slotindgange. Disse signaler og grænseflader, der er knyttet til henholdsvis sonde- og slotindgangene, er sampled ved designhastigheder og gemt ved hjælp af on-chip blok RAM. Signaler og grænseflader i Versal™ ACAP-designet er forbundet til ILA-sonden og slotindgangene. Disse vedhæftede signaler og grænseflader er sampført ved designhastigheder ved hjælp af kerne-clock-input og gemt i on-chip-blok RAM-hukommelser. Kerneparametrene specificerer følgende:

• Et antal prober (op til 512) og probebredde (1 til 1024).
• En række slots og interface muligheder.
• Spor sample dybde.
• Data og/eller triggeregenskaber for sonder.
• Antal komparatorer for hver sonde.

Kommunikation med ILA-kernen udføres ved hjælp af en instans af AXI Debug Hub, der forbinder til Control, Interface, and Processing System (CIPS) IP-kernen.

Efter at designet er indlæst i Versal ACAP, skal du bruge Vivado® logikanalysatorsoftwaren til at konfigurere en triggerhændelse for ILA-målingen. Efter udløsningen opstår, vil sample buffer fyldes og uploades til Vivado logikanalysatoren. Det kan du view disse data ved hjælp af bølgeformvinduet. Sonden sample- og trigger-funktionalitet er implementeret i det programmerbare logiske område. On-chip blok RAM eller UltraRAM hukommelse baseret på det lagermål, du har valgt under tilpasningen, som gemmer dataene, indtil de uploades af softwaren. Ingen brugerinput eller -output er påkrævet for at udløse hændelser, fange data eller for at kommunikere med ILA-kernen. ILA-kernen er i stand til at overvåge signaler på grænsefladeniveau, den kan formidle information på transaktionsniveau, såsom de udestående transaktioner for AXI4-grænseflader.

ILA Probe Trigger Comparator
Hver sondeindgang er forbundet til en triggerkomparator, der er i stand til at udføre forskellige operationer. Ved kørselstid kan komparatoren indstilles til at udføre = eller != sammenligninger. Dette inkluderer matchende niveaumønstre, såsom X0XX101. Det omfatter også detektering af kantovergange såsom stigende kant (R), faldende kant (F), enten kant (B) eller ingen overgang (N). Triggerkomparatoren kan udføre mere komplekse sammenligninger, herunder >, <, ≥ og ≤.

VIGTIG! Komparatoren indstilles på køretid gennem Vivado® logikanalysatoren.

ILA Trigger Condition
Triggerbetingelsen er resultatet af en boolsk "AND"- eller "OR"-beregning af hvert af ILA-probens trigger-sammenligningsresultater. Ved at bruge Vivado® logikanalysatoren vælger du, om du vil "AND"-probe-udløse komparatorprober eller "ELLER" dem. "AND"-indstillingen forårsager en triggerhændelse, når alle ILA-probe-sammenligninger er opfyldt. "ELLER"-indstillingen forårsager en triggerhændelse, når nogen af ​​ILA-sondesammenligningerne er opfyldt. Triggerbetingelsen er den triggerhændelse, der bruges til ILA-spormålingen.

Ansøgninger

ILA-kernen er designet til at blive brugt i en applikation, der kræver verifikation eller fejlretning ved hjælp af Vivado®. Følgende figur viser CIPS IP core skriver og læser fra AXI blok RAM controlleren gennem AXI Network on Chip (NoC). ILA-kernen er forbundet til grænsefladenettet mellem AXI NoC og AXI blok RAM-controlleren for at overvåge AXI4-transaktionen i hardwaremanageren.

Licensering og bestilling
Dette Xilinx® LogiCORE™ IP-modul leveres uden ekstra omkostninger med Xilinx Vivado® Design Suite under betingelserne i Xilinx slutbrugerlicens.
Note: For at bekræfte, at du har brug for en licens, skal du kontrollere kolonnen Licens i IP-kataloget. Inkluderet betyder, at en licens er inkluderet i Vivado® Design Suite; Køb betyder, at du skal købe en licens for at bruge kernen. Information om andre Xilinx® LogiCORE™ IP-moduler er tilgængelig på Xilinx Intellectual Property-siden. For information om priser og tilgængelighed af andre Xilinx LogiCORE IP-moduler og værktøjer, kontakt din lokale Xilinx-sælger.

Produktspecifikation

Portbeskrivelser
Følgende tabeller giver detaljer om ILA-porte og parametre.
ILA havne

Tabel 1: ILA havne
Port navn	I/O	Beskrivelse
clk	I	Designur, der klokkes for alle trigger- og lagringslogik.
sonde [ – 1:0]	I	Indgang til sondeport. Sondeportnummeret er i området fra 0 til 511. Sondeportens bredde (angivet med ) er i intervallet 1 til 1024. Du skal erklære denne port som en vektor. Brug sonde til en 1-bit port [0:0].
trig_out	O	Trig_out-porten kan genereres enten fra trigger-tilstanden eller fra en ekstern trig_in-port. Der er en køretidskontrol fra Logic Analyzer til at skifte mellem triggertilstand og trig_in for at drive trig_out.
trig_in	I	Inputtriggerport brugt i procesbaseret system til Embedded Cross Trigger. Kan forbindes til en anden ILA for at skabe cascading Trigger.
slot_ _	I	Slot interface. Typen af ​​grænsefladen oprettes dynamisk baseret på slot_ _ grænsefladetype parameter. De enkelte porte i grænsefladerne er tilgængelige for overvågning i hardwaremanageren.
trig_out_ack	I	En kvittering for trig_out.
trig_in_ack	O	En kvittering for trig_in.
nulstillet	I	ILA Input Type, når den er indstillet til 'Interface Monitor', skal denne port være det samme nulstillingssignal, der er synkront med designlogikken, der er knyttet til Slot_ _ havne i ILA-kernen.
S_AXIS	I/O	Valgfri port. Bruges til manuel forbindelse med AXI Debug Hub kerne, når 'Aktiver AXI4- Stream Interface for Manul Connection to AXI Debug Hub' er valgt i Avancerede indstillinger.
M_AXIS	I/O	Valgfri port. Bruges til manuel forbindelse med AXI Debug Hub-kerne, når 'Aktiver AXI4- Stream Interface for manuel forbindelse til AXI Debug Hub' er valgt i 'Avancerede indstillinger'.

Tabel 1: ILA havne (fortsat)
Port navn	I/O	Beskrivelse
aresetn	I	Valgfri port. Bruges til manuel forbindelse med AXI Debug Hub-kerne, når 'Aktiver AXI4- Stream Interface for manuel forbindelse til AXI Debug Hub' er valgt i 'Avancerede indstillinger'. Denne port skal være synkron med nulstillingsporten på AXI Debug Hub.
aclk	I	Valgfri port. Bruges til manuel forbindelse med AXI Debug Hub-kerne, når 'Aktiver AXI4- Stream Interface for manuel forbindelse til AXI Debug Hub' er valgt i 'Avancerede indstillinger'. Denne port skal være synkron med clock-porten på AXI Debug Hub.

ILA-parametre

Tabel 2: ILA-parametre
Parameter	Tilladt Værdier	Standardværdier	Beskrivelse
Komponent_navn	Streng med A–Z, 0–9 og _ (understregning)	ila_0	Navn på instansieret komponent.
C_NUM_OF_PROBES	1-512	1	Antal ILA-sondeporte.
C_MEMORY_TYPE	0, 1	0	Lagringsmål for de registrerede data. 0 svarer til blok RAM og 1 svarer til UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Probe lagring buffer dybde. Dette tal repræsenterer det maksimale antal sampfiler, der kan gemmes ved kørselstid for hver sondeindgang.
C_PROBE _BREDDE	1-1024	1	Bredde af sondeport . Hvor er sondeporten med en værdi fra 0 til 1,023.
C_TRIGOUT_DA	Sandt/falsk	FALSK	Aktiverer udløsningsfunktionen. Porte trig_out og trig_out_ack bruges.
C_TRIGIN_DA	Sandt/falsk	FALSK	Aktiverer triggen i funktionalitet. Porte trig_in og trig_in_ack bruges.
C_INPUT_PIPE_STAGES	0-6	0	Tilføj ekstra flops til sondeportene. Én parameter gælder for alle sondeportene.
ALL_PROBE_SAME_MU	Sandt/falsk	ÆGTE	Dette tvinger de samme sammenligningsværdienheder (match-enheder) til alle proberne.
C_PROBE _MU_CNT	1-16	1	Antal sammenligningsværdienheder (match) pr. sonde. Dette er kun gyldigt, hvis ALL_PROBE_SAME_MU er FALSK.
C_PROBE _TYPE	DATA og TRIGGER, TRIGGER, DATA	DATA og TRIGGER	For at vælge en valgt sonde til specificering af triggertilstand eller til datalagringsformål eller for begge.
C_ADV_TRIGGER	Sandt/falsk	FALSK	Aktiverer muligheden for avanceret trigger. Dette aktiverer trigger state machine, og du kan skrive din egen triggersekvens i Vivado Logic Analyzer.

Tabel 2: ILA-parametre (fortsat)
Parameter	Tilladt Værdier	Standardværdier	Beskrivelse
C_NUM_MONITOR_SLOTS	1-11	1	Antal grænsefladepladser.
Bemærkninger: 1. Det maksimale antal af sammenligningsværdienheder (match) er begrænset til 1,024. For den grundlæggende trigger (C_ADV_TRIGGER = FALSE) har hver sonde en sammenligningsværdienhed (som i den tidligere version). Men for forhåndstriggermuligheden (C_ADV_TRIGGER = TRUE) betyder det, at de individuelle prober stadig kan have mulighed for at vælge antallet af sammenligningsværdier fra en til fire. Men alle sammenligne værdienheder bør ikke overstige mere end 1,024. Det betyder, at hvis du har brug for fire sammenligningsenheder pr. sonde, må du kun bruge 256 prober.

Design med kernen

Dette afsnit indeholder retningslinjer og yderligere oplysninger for at lette design med kernen.

Ur
Clk-inputporten er det ur, der bruges af ILA-kernen til at registrere probeværdierne. For de bedste resultater bør det være det samme clocksignal, der er synkront med designlogikken, der er knyttet til sondeportene i ILA-kernen. Når du forbinder manuelt med AXI Debug Hub, skal aclk-signalet være synkront med AXI Debug Hub-urindgangsporten.

Nulstiller
Når du indstiller en ILA Input Type til Interface Monitor, skal nulstillingsporten være det samme nulstillingssignal, der er synkront med designlogikken, hvis grænseflade er knyttet til
slot_ _ havnen i ILA-kernen. For manuel forbindelse med en AXI Debug Hub-kerne skal den nuværende port være synkron med nulstillingsporten på en AXI Debug Hub-kerne.

Design flow trin
Dette afsnit beskriver tilpasning og generering af kernen, begrænsning af kernen og simulerings-, syntese- og implementeringstrinene, der er specifikke for denne IP-kerne. Mere detaljerede oplysninger om standard Vivado® designflows og IP-integratoren kan findes i følgende Vivado Design Suite-brugervejledninger:

• Vivado Design Suite Brugervejledning: Design af IP-undersystemer ved hjælp af IP Integrator (UG994)
• Vivado Design Suite Brugervejledning: Design med IP (UG896)
• Vivado Design Suite Brugervejledning: Kom godt i gang (UG910)
• Vivado Design Suite Brugervejledning: Logic Simulation (UG900)

Tilpasning og generering af kernen

Dette afsnit indeholder oplysninger om brug af Xilinx®-værktøjer til at tilpasse og generere kernen i Vivado® Design Suite. Hvis du tilpasser og genererer kernen i Vivado IP-integratoren, skal du se brugervejledningen til Vivado Design Suite: Designing IP Subsystems using IP Integrator (UG994) for detaljerede oplysninger. IP-integrator kan automatisk beregne visse konfigurationsværdier, når designet valideres eller genereres. For at kontrollere, om værdierne ændrer sig, se beskrivelsen af ​​parameteren i dette kapitel. Til view parameterværdien, kør kommandoen validate_bd_design i Tcl-konsollen. Du kan tilpasse IP'en til brug i dit design ved at angive værdier for de forskellige parametre, der er knyttet til IP-kernen ved at bruge følgende trin:

1.  Vælg IP fra IP-kataloget.
2.  Dobbeltklik på den valgte IP eller vælg kommandoen Tilpas IP fra værktøjslinjen eller højreklik på menuen.

Se brugervejledningen til Vivado Design Suite: Design med IP (UG896) og brugervejledningen til Vivado Design Suite: Kom godt i gang (UG910) for detaljer. Figurerne i dette kapitel er illustrationer af Vivado IDE. Layoutet afbildet her kan variere fra den aktuelle version.

For at få adgang til kernen skal du udføre følgende:

1.  Åbn et projekt ved at vælge File Åbn derefter projekt eller opret et nyt projekt ved at vælge File derefter Nyt projekt i Vivado.
2.  Åbn IP-kataloget, og naviger til enhver af taksonomierne.
3. Dobbeltklik på ILA for at få kernenavnet Vivado IDE frem.

Generelle indstillinger panel
Følgende figur viser fanen Generelle indstillinger i Native-indstillingen, der giver dig mulighed for at angive indstillingerne:

Følgende figur viser fanen Generelle indstillinger i AXI-indstillingen, der giver dig mulighed for at angive indstillinger:

• Komponentnavn: Brug dette tekstfelt til at angive et unikt modulnavn til ILA-kernen.
• ILA Input Type: Denne indstilling specificerer, hvilken type interface eller signal ILA skal fejlsøge. I øjeblikket er værdierne for denne parameter "Native Probes", "Interface Monitor" og "Mixed".
• Antal prober: Brug dette tekstfelt til at vælge antallet af probeporte på ILA-kernen. Det gyldige område, der bruges i Vivado® IDE, er 1 til 64. Hvis du har brug for mere end 64 probeporte, skal du bruge Tcl-kommandoflowet til at generere ILA-kernen.
• Et antal Interface Slots (kun tilgængelig i Interface Monitor type og Mixed type): Denne mulighed giver dig mulighed for at vælge antallet af AXI interface slots, der skal forbindes til ILA.
• Samme antal komparatorer for alle probeporte: Antallet af komparatorer pr. probe kan konfigureres på dette panel. Det samme antal komparatorer for alle sonder kan aktiveres ved at vælge.

Sondeportpaneler
Følgende figur viser fanen Probe Ports, der giver dig mulighed for at angive indstillinger:

• Probeportpanel: Bredden af ​​hver probeport kan konfigureres i probeportpaneler. Hvert sondeportpanel har op til syv porte.
• Probe Width: Bredden af ​​hver sondeport kan nævnes. Det gyldige interval er 1 til 1024.
• Antal komparatorer: Denne indstilling er kun aktiveret, når "Samme antal komparatorer for alle probeporte" er deaktiveret. En komparator for hver sonde i området 1 til 16 kan indstilles.
• Data og/eller trigger: Probetype for hver sonde kan indstilles ved hjælp af denne mulighed. De gyldige muligheder er DATA_and_TRIGGER, DATA og TRIGGER.
• Komparatorindstillinger: Operationstypen eller sammenligningen for hver sonde kan indstilles ved hjælp af denne indstilling.

Interface muligheder
Følgende figur viser fanen Interface Options, når Interface Monitor eller Mixed type er valgt for ILA input type:

• Interfacetype: Leverandør, bibliotek, navn og version (VLNV) af grænsefladen, der skal overvåges af ILA-kernen.
• AXI-MM ID Width: Vælger ID-bredden for AXI-grænsefladen, når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• AXI-MM Data Width: Vælger parametrene svarende til slot_Vælger databredden for AXI-grænsefladen, når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• AXI-MM Address Width: Vælger adressebredden på AXI-grænsefladen, når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Aktiver AXI-MM/Stream Protocol Checker: Aktiverer AXI4-MM eller AXI4-Stream protokolkontrol for slot når slot_ interface type er konfigureret som AXI-MM eller AXI4-Stream, hvor er slotnummeret.
• Aktiver tællere til transaktionssporing: Aktiverer AXI4-MM-transaktionssporingskapacitet.
• Antal udestående læsetransaktioner: Angiver antallet af udestående læsetransaktioner pr. ID. Værdien skal være lig med eller større end antallet af udestående læsetransaktioner for den forbindelse.
• Antal udestående skrivetransaktioner: Angiver antallet af udestående skrivetransaktioner pr. ID. Værdien skal være lig med eller større end antallet af udestående skrivetransaktioner for den forbindelse.
• Overvåg APC-statussignaler: Aktiver overvågning af APC-statussignaler for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI læseadressekanal som Data: Vælg læseadressekanalsignaler til datalagringsformål for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI læseadressekanal som Trigger: Vælg læseadressekanalsignaler for at specificere triggertilstand for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI læse datakanal som Data: Vælg læste datakanalsignaler til datalagringsformål til slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI læsedatakanal som trigger: Vælg læsedatakanalsignaler til angivelse af triggerbetingelser for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI skriveadressekanal som Data: Vælg skriveadressekanalsignaler til datalagringsformål for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI skriveadressekanal som Trigger: Vælg skriveadressekanalsignaler for at specificere triggerbetingelser for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI skrivedatakanal som Data: Vælg skrivedatakanalsignaler til datalagringsformål for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI skrivedatakanal som trigger: Vælg skrivedatakanalsignaler til angivelse af triggertilstand for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI skriveresponskanal som Data: Vælg skriveresponskanalsignaler til datalagringsformål til slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• Konfigurer AXI skriveresponskanal som trigger: Vælg skriveresponskanalsignaler til angivelse af triggertilstand for slot når slot_ interface type er konfigureret som AXI-MM, hvor er slotnummeret.
• AXI-Stream Tdata Width: Vælger Tdata-bredden for AXI-Stream-grænsefladen, når slot_ interface type er konfigureret som AXI-Stream, hvor er slotnummeret.
• AXI-Stream TID Width: Vælger TID-bredden for AXI-Stream-grænsefladen, når slot_ interface type er konfigureret som AXI-Stream, hvor er slotnummeret.
• AXI-Stream TUSER Width: Vælger TUSER-bredden på AXI-Stream-grænsefladen, når slot_ interface type er konfigureret som AXI-Stream, hvor er slotnummeret.
• AXI-Stream TDEST Width: Vælger TDEST-bredden på AXI-Stream-grænsefladen, når slot_ interface type er konfigureret som AXI-Stream, hvor er slotnummeret.
• Konfigurer AXIS-signaler som data: Vælg AXI4-Stream-signaler til datalagringsformål for slot
  når slot_ interface type er konfigureret som AXI-Stream hvor er slotnummeret.
• Konfigurer AXIS-signaler som trigger: Vælg AXI4-Stream-signaler for at specificere triggertilstand for slot når slot_ interface type er konfigureret som AXI-Stream, hvor er slotnummeret.
• Konfigurer slot som data og/eller trigger: Vælger ikke-AXI slot-signaler til angivelse af triggertilstand eller til datalagringsformål eller til begge for slot når slot_ interface type er konfigureret som ikke-AXI, hvor er slotnummeret.

Opbevaringsmuligheder
Følgende figur viser fanen Lagringsindstillinger, der giver dig mulighed for at vælge lagermåltypen og dybden af ​​den hukommelse, der skal bruges:

• Lagermål: Denne parameter bruges til at vælge lagermåltypen fra rullemenuen.
• Datadybde: Denne parameter bruges til at vælge en passende sample dybde fra rullemenuen.

Avancerede indstillinger
Følgende figur viser fanen Avancerede indstillinger:

• Aktiver AXI4-Stream-grænseflade for manuel forbindelse til AXI Debug Hub: Når denne indstilling er aktiveret, giver denne mulighed en AXIS-grænseflade, så IP'en kan oprette forbindelse til AXI Debug Hub.
• Enable Trigger Input Interface: Marker denne indstilling for at aktivere en valgfri triggerinputport.
• Enable Trigger Output Interface: Marker denne indstilling for at aktivere en valgfri triggeroutputport.
• Indgangsrør Stages: Vælg det antal registre, du vil tilføje til sonden for at forbedre implementeringsresultaterne. Denne parameter gælder for alle sonder.
• Avanceret trigger: Marker for at aktivere den tilstandsmaskinebaserede triggersekvensering.

Outputgenerering
For detaljer, se brugervejledningen til Vivado Design Suite: Designing with IP (UG896).

Begrænsning af kernen

Nødvendige begrænsninger
ILA-kernen inkluderer en XDC file der indeholder passende falske sti-begrænsninger for at forhindre overbegrænsning af clock-domæne, der krydser synkroniseringsstier. Det forventes også, at ursignalet, der er forbundet til ILA-kernens clk-indgangsport, er korrekt begrænset i dit design.

Valg af enhed, pakke og hastighedsklasse
Dette afsnit gælder ikke for denne IP-kerne.

• Urfrekvenser
  Dette afsnit gælder ikke for denne IP-kerne.
• Styring af ur
  Dette afsnit gælder ikke for denne IP-kerne.
• Urplacering
  Dette afsnit gælder ikke for denne IP-kerne.
• Bankvirksomhed
  Dette afsnit gælder ikke for denne IP-kerne.
• Transceiver placering
  Dette afsnit gælder ikke for denne IP-kerne.
• I/O-standard og placering
  Dette afsnit gælder ikke for denne IP-kerne.

Simulering

For omfattende information om Vivado®-simuleringskomponenter, samt oplysninger om brug af understøttede tredjepartsværktøjer, se Vivado Design Suite User Guide: Logic Simulation (UG900).

Syntese og implementering
For detaljer om syntese og implementering, se Vivado Design Suite User Guide: Designing with IP (UG896).

Fejlretning

Dette appendiks indeholder detaljer om tilgængelige ressourcer på Xilinx® Support webwebsted og fejlfindingsværktøjer. Hvis IP'en kræver en licensnøgle, skal nøglen verificeres. Vivado®-designværktøjerne har adskillige licenskontrolpunkter til gating af licenseret IP gennem flowet. Hvis licenskontrollen lykkes, kan IP'en fortsætte med at generere. Ellers stopper generationen med en fejl. Licenskontrolpunkter håndhæves af følgende værktøjer:

• Vivado syntese
• Vivado implementering
• write_bitstream (Tcl-kommando)

VIGTIG! IP-licensniveau ignoreres ved kontrolpunkter. Testen bekræfter, at der findes en gyldig licens. Den kontrollerer ikke IP-licensniveau.

Find hjælp på Xilinx.com

For at hjælpe i design- og fejlretningsprocessen ved brug af kernen, Xilinx Support web siden indeholder nøgleressourcer såsom produktdokumentation, release notes, svarregistreringer, oplysninger om kendte problemer og links til at få yderligere produktsupport. Xilinx Community Forums er også tilgængelige, hvor medlemmer kan lære, deltage, dele og stille spørgsmål om Xilinx-løsninger.

Dokumentation
Denne produktvejledning er hoveddokumentet forbundet med kernen. Denne vejledning, sammen med dokumentation relateret til alle produkter, der hjælper i designprocessen, kan findes på Xilinx Support web side eller ved at bruge Xilinx® Documentation Navigator. Download Xilinx Documentation Navigator fra siden Downloads. For mere information om dette værktøj og de tilgængelige funktioner skal du åbne onlinehjælpen efter installationen.

Svar Records
Answer Records omfatter oplysninger om almindeligt forekommende problemer, nyttige oplysninger om, hvordan disse problemer kan løses, og alle kendte problemer med et Xilinx-produkt. Answer Records oprettes og vedligeholdes dagligt for at sikre, at brugerne har adgang til de mest nøjagtige tilgængelige oplysninger. Svarposter for denne kerne kan lokaliseres ved at bruge søgesupportboksen på Xilinx-supporten web side. For at maksimere dine søgeresultater skal du bruge søgeord som:

• Produktnavn
• Værktøjsmeddelelse(r)
• Resumé af det stødte problem

En filtersøgning er tilgængelig, efter at resultaterne er returneret for yderligere at målrette resultaterne.

Teknisk support
Xilinx yder teknisk support på Xilinx Community Forums for dette LogiCORE™ IP-produkt, når det bruges som beskrevet i produktdokumentationen. Xilinx kan ikke garantere timing, funktionalitet eller support, hvis du gør noget af følgende:

• Implementer løsningen i enheder, der ikke er defineret i dokumentationen.
• Tilpas løsningen ud over det tilladte i produktdokumentationen.
• Skift enhver sektion af designet mærket MÅ IKKE ÆNDRES.

For at stille spørgsmål, naviger til Xilinx Community Forums.

Yderligere ressourcer og juridiske meddelelser

Xilinx ressourcer
For supportressourcer såsom svar, dokumentation, downloads og fora, se Xilinx Support.

Dokumentationsnavigator og designhubs
Xilinx® Documentation Navigator (DocNav) giver adgang til Xilinx-dokumenter, videoer og supportressourcer, som du kan filtrere og søge for at finde information. Sådan åbner du DocNav:

• • Fra Vivado® IDE skal du vælge Hjælp → Dokumentation og vejledninger.
  • I Windows skal du vælge Start → Alle programmer → Xilinx Design Tools → DocNav.
  • Indtast docnav ved Linux-kommandoprompten.

Xilinx Design Hubs giver links til dokumentation organiseret efter designopgaver og andre emner, som du kan bruge til at lære nøglebegreber og besvare ofte stillede spørgsmål. Sådan får du adgang til Design Hubs:

• Klik på Design Hubs i DocNav View fanen.
• På Xilinx webwebsted, se siden Design Hubs.

Note: For mere information om DocNav, se Documentation Navigator-siden på Xilinx webwebsted.

Referencer
Disse dokumenter indeholder supplerende materiale, der er nyttigt med denne vejledning:

1.  Vivado Design Suite Brugervejledning: Programmering og fejlretning (UG908)
2. Vivado Design Suite Brugervejledning: Design med IP (UG896)
3. Vivado Design Suite Brugervejledning: Design af IP-undersystemer ved hjælp af IP Integrator (UG994)
4. Vivado Design Suite Brugervejledning: Kom godt i gang (UG910)
5. Vivado Design Suite Brugervejledning: Logic Simulation (UG900)
6. Vivado Design Suite Brugervejledning: Implementering (UG904)
7. ISE til Vivado Design Suite Migration Guide (UG911)
8. AXI Protocol Checker LogiCORE IP Produktvejledning (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Produktvejledning (PG145)

Revisionshistorie
Følgende tabel viser revisionshistorikken for dette dokument.

Afsnit	Revisionsoversigt
11/23/2020 Version 1.1
Første udgivelse.	N/A

Læs venligst: Vigtige juridiske meddelelser
De oplysninger, der videregives til dig nedenfor ("materialerne"), er udelukkende givet til udvælgelse og brug af Xilinx-produkter. I det maksimale omfang tilladt i henhold til gældende lovgivning: (1) Materialer stilles til rådighed "SOM DE ER", og med alle fejl, FRASKRIVER Xilinx sig hermed ALLE GARANTIER OG BETINGELSER, UDTRYKKELIGE, UNDERFORSTÅEDE ELLER LOVGIVENDE, HERUNDER MEN IKKE BEGRÆNSET TIL GARANTIER FOR SALGBARHED -KRÆNKELSE ELLER EGNETHED TIL ET BESTEMT FORMÅL; og (2) Xilinx er ikke ansvarlig (uanset om det er i kontrakt eller tort, herunder uagtsomhed, eller under nogen anden teori om ansvar) for tab eller skade af nogen art eller art relateret til, opstået under eller i forbindelse med materialerne (inklusive din brug af materialerne), herunder for direkte, indirekte, særlige, tilfældige eller følgeskader (herunder tab af data, fortjeneste, goodwill eller enhver form for tab eller skade, der er lidt som følge af enhver sag anlagt af en tredjepart), selvom sådan skade eller tab med rimelighed var forudsigelig, eller Xilinx var blevet informeret om muligheden for det samme.

Xilinx påtager sig ingen forpligtelse til at rette eventuelle fejl indeholdt i materialerne eller til at underrette dig om opdateringer til materialerne eller til produktspecifikationer. Du må ikke reproducere, ændre, distribuere eller offentligt vise materialerne uden forudgående skriftligt samtykke. Visse produkter er underlagt vilkårene og betingelserne for Xilinx' begrænsede garanti, se venligst Xilinx's salgsbetingelser, som kan viewred kl https://www.xilinx.com/legal.htm#tos; IP-kerner kan være underlagt garanti- og supportvilkår indeholdt i en licens udstedt til dig af Xilinx. Xilinx-produkter er ikke designet eller beregnet til at være fejlsikre eller til brug i nogen applikationer, der kræver fejlsikker ydeevne; du påtager dig enerisiko og ansvar for brug af Xilinx-produkter i sådanne kritiske applikationer, se venligst Xilinx's salgsbetingelser, som kan viewred kl https://www.xilinx.com/legal.htm#tos.
Dette dokument indeholder foreløbige oplysninger og kan ændres uden varsel. Oplysningerne heri vedrører produkter og/eller tjenester, der endnu ikke er tilgængelige til salg, og leveres udelukkende til informationsformål og er ikke beregnet til eller skal fortolkes som et tilbud om salg eller et forsøg på kommercialisering af de produkter og/eller tjenester, der henvises til. heri.

ANSVARSFRASKRIVELSE FOR AUTOMOTIVE APPLIKATIONER
BILPRODUKTER (IDENTIFICERET SOM "XA" I DELNUMMERET) ER IKKE GARANTERET TIL BRUG I UDSÆTNING AF AIRBAGS ELLER TIL ANVENDELSE I APPLIKATIONER, DER PÅVIRKER KONTROL AF ET KØRETØJ ("SIKKERHEDSAPPLIKATION"), MEDMINDRE DER ER EN SIKKERHEDSBEGRUNDELSE MED ISO 26262 AUTOMOTIVE SIKKERHEDSSTANDARD ("SIKKERHEDSDESIGN"). KUNDERNE SKAL, FØR DE BRUGER ELLER DISTRIBUERER SYSTEMER, DER INDEHOLDER PRODUKTER, GRUNDIGT TEST SÅDANNE SYSTEMER AF SIKKERHEDSFORMÅL. BRUG AF PRODUKTER I EN SIKKERHEDSAPPLIKATION UDEN SIKKERHEDSDESIGN ER FULDSTÆNDIG PÅ KUNDENS RISIKO, KUN UNDERLAGT GÆLDENDE LOVE OG BESTEMMELSER, DER REGLERER BEGRÆNSNINGER AF PRODUKTANSVAR.
Copyright 2020 Xilinx, Inc. Xilinx, Xilinx-logoet, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq og andre udpegede mærker inkluderet heri er varemærker tilhørende Xilinx i USA og andre lande. Alle andre varemærker tilhører deres respektive ejere.PG357 (v1.1) 23. november 2020, ILA med AXI4-Stream Interface v1.1
Download PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Referencer

• Brugermanual