Xilinx AXI4-Stream 통합 로직 분석기 안내서

AXI4-Stream 인터페이스 코어가 있는 ILA(Integrated Logic Analyzer)는 디자인의 내부 신호 및 인터페이스를 모니터링하는 데 사용할 수 있는 맞춤형 로직 분석기 IP입니다. ILA 코어에는 부울 트리거 방정식 및 에지 전환 트리거를 포함하여 최신 로직 분석기의 많은 고급 기능이 포함되어 있습니다. 코어는 또한 메모리 매핑된 AXI 및 AXI4-Stream에 대한 프로토콜 검사와 함께 인터페이스 디버깅 및 모니터링 기능을 제공합니다. ILA 코어는 모니터링 중인 디자인과 동기식이므로 디자인에 적용되는 모든 디자인 클록 제약 조건은 ILA 코어의 구성 요소에도 적용됩니다. 설계 내에서 인터페이스를 디버깅하려면 Vivado® IP 통합기의 블록 설계에 ILA IP를 추가해야 합니다. 마찬가지로 IP 통합기에서 ILA IP에 대해 AXI4/AXI4-Stream 프로토콜 검사 옵션을 활성화할 수 있습니다. 그런 다음 프로토콜 위반을 파형에 표시할 수 있습니다. viewVivado 로직 애널라이저의 어.

특징

사용자가 선택할 수 있는 프로브 포트 수 및 프로브 폭.

블록 RAM 및 UltraRAM과 같은 사용자 선택 가능 스토리지 대상
여러 프로브 포트를 단일 트리거 조건으로 결합할 수 있습니다.

디자인에서 AXI 인터페이스를 디버그하기 위해 사용자가 선택할 수 있는 AXI 슬롯.
인터페이스 유형 및 추적을 포함하여 AXI 인터페이스에 대해 구성 가능한 옵션amp르 깊이.

프로브의 데이터 및 트리거 속성입니다.
인터페이스 내의 각 프로브 및 개별 포트에 대한 비교기 및 너비.

입력/출력 교차 트리거링 인터페이스.
입력 프로브를 위한 구성 가능한 파이프라인.

AXI4-MM 및 AXI4-Stream 프로토콜 확인.

ILA 코어에 대한 자세한 내용은 비바도 디자인 수트 사용자 가이드: 프로그래밍 및 디버깅(UG908)을 참조하십시오.

IP 사실

LogiCORE™ IP 팩트 테이블
핵심 세부 사항
지원되는 장치 제품군1	Versal™ ACAP
지원되는 사용자 인터페이스	IEEE 표준 1149.1 – JTAG
코어 제공
설계 Files	실시간
Examp르 디자인	베릴로그
테스트 벤치	제공되지 않음
제약 조건 File	Xilinx® 설계 제약(XDC)
시뮬레이션 모델	제공되지 않음
지원 S/W 드라이버	없음
테스트를 거친 설계 흐름2
디자인 엔트리	Vivado® 설계 제품군
시뮬레이션	지원되는 시뮬레이터는 다음을 참조하세요. Xilinx 설계 도구: 릴리스 노트 가이드.
합성	비바도 합성
지원하다
모든 Vivado IP 변경 로그	마스터 Vivado IP 변경 로그: 72775
자일링스 지원 web 페이지
참고사항: 1. 지원되는 장치의 전체 목록은 Vivado® IP 카탈로그를 참조하십시오. 2. 지원되는 도구 버전은 다음을 참조하십시오. Xilinx 설계 도구: 릴리스 노트 가이드.

위에view

디자인 프로세스별 콘텐츠 탐색
Xilinx® 문서는 표준 설계 프로세스 세트를 중심으로 구성되어 현재 개발 작업에 대한 관련 콘텐츠를 찾는 데 도움이 됩니다. 이 문서에서는 다음 설계 프로세스를 다룹니다.

하드웨어, IP 및 플랫폼 개발: 하드웨어 플랫폼용 PL IP 블록 생성, PL 커널 생성, 서브시스템 기능 시뮬레이션, Vivado® 타이밍, 리소스 사용 및 전력 폐쇄 평가. 또한 시스템 통합을 위한 하드웨어 플랫폼 개발도 포함됩니다. 이 설계 프로세스에 적용되는 이 문서의 주제는 다음과 같습니다.
포트 설명

클럭킹 및 리셋
코어 사용자 지정 및 생성

코어 오버view
FPGA 설계의 신호 및 인터페이스는 ILA 프로브 및 슬롯 입력에 연결됩니다. 프로브 및 슬롯 입력에 각각 연결된 이러한 신호 및 인터페이스는 다음과 같습니다.amp설계 속도로 리드되고 온칩 블록 RAM을 사용하여 저장됩니다. Versal™ ACAP 설계의 신호 및 인터페이스는 ILA 프로브 및 슬롯 입력에 연결됩니다. 이러한 연결된 신호 및 인터페이스는amp코어 클록 입력을 사용하여 설계 속도로 리드되고 온칩 블록 RAM 메모리에 저장됩니다. 핵심 매개변수는 다음을 지정합니다.

프로브 수(최대 512개) 및 프로브 너비(1 ~ 1024).

다양한 슬롯 및 인터페이스 옵션.
추적amp르 깊이.

프로브의 데이터 및/또는 트리거 속성.
각 프로브의 비교기 수.

ILA 코어와의 통신은 제어, 인터페이스 및 처리 시스템(CIPS) IP 코어에 연결되는 AXI 디버그 허브의 인스턴스를 사용하여 수행됩니다.

설계가 Versal ACAP에 로드된 후 Vivado® 로직 분석기 소프트웨어를 사용하여 ILA 측정을 위한 트리거 이벤트를 설정합니다. 트리거가 발생한 후 samp파일 버퍼가 채워지고 Vivado 로직 분석기에 업로드됩니다. 당신은 할 수 있습니다 view 파형 창을 사용하여 이 데이터. 프로브amp파일 및 트리거 기능은 프로그래밍 가능한 논리 영역에서 구현됩니다. 소프트웨어가 데이터를 업로드할 때까지 데이터를 저장하는 사용자 지정 중에 선택한 저장 대상을 기반으로 하는 온칩 블록 RAM 또는 UltraRAM 메모리. 이벤트를 트리거하거나 데이터를 캡처하거나 ILA 코어와 통신하는 데 사용자 입력 또는 출력이 필요하지 않습니다. ILA 코어는 인터페이스 레벨 신호를 모니터링할 수 있으며 AXI4 인터페이스에 대한 미결 트랜잭션과 같은 트랜잭션 레벨 정보를 전달할 수 있습니다.

ILA 프로브 트리거 비교기
각 프로브 입력은 다양한 작업을 수행할 수 있는 트리거 비교기에 연결됩니다. 런타임에 비교기는 = 또는 != 비교를 수행하도록 설정할 수 있습니다. 여기에는 X0XX101과 같은 일치 수준 패턴이 포함됩니다. 또한 상승 에지(R), 하강 에지(F), 에지(B) 또는 전환 없음(N)과 같은 에지 전환 감지도 포함됩니다. 트리거 비교기는 >, <, ≥ 및 ≤를 포함하여 더 복잡한 비교를 수행할 수 있습니다.

중요한! 비교기는 Vivado® 로직 분석기를 통해 런타임에 설정됩니다.

ILA 트리거 조건
트리거 조건은 각 ILA 프로브 트리거 비교기 결과의 부울 "AND" 또는 "OR" 계산 결과입니다. Vivado® 로직 분석기를 사용하여 "AND" 프로브 트리거 비교기 프로브 또는 "OR" 여부를 선택합니다. "AND" 설정은 모든 ILA 프로브 비교가 만족될 때 트리거 이벤트를 발생시킵니다. "OR" 설정은 ILA 프로브 비교가 만족될 때 트리거 이벤트를 발생시킵니다. 트리거 조건은 ILA 트레이스 측정에 사용되는 트리거 이벤트입니다.

응용 프로그램

ILA 코어는 Vivado®를 사용하여 검증 또는 디버깅이 필요한 애플리케이션에 사용하도록 설계되었습니다. 다음 그림은 AXI 네트워크 온 칩(NoC)을 통해 AXI 블록 RAM 컨트롤러에서 CIPS IP 코어 쓰기 및 읽기를 보여줍니다. ILA 코어는 AXI NoC와 AXI 블록 RAM 컨트롤러 사이의 인터페이스 망에 연결되어 하드웨어 관리자에서 AXI4 트랜잭션을 모니터링합니다.

라이센스 및 주문
이 Xilinx® LogiCORE™ IP 모듈은 Xilinx 최종 사용자 라이선스 조건에 따라 Xilinx Vivado® Design Suite와 함께 추가 비용 없이 제공됩니다.
메모: 라이센스가 필요한지 확인하려면 IP 카탈로그의 라이센스 열을 확인하십시오. Included는 Vivado® Design Suite에 라이선스가 포함되어 있음을 의미합니다. 구매는 코어를 사용하기 위해 라이센스를 구매해야 함을 의미합니다. 다른 Xilinx® LogiCORE™ IP 모듈에 대한 정보는 Xilinx Intellectual Property 페이지에서 확인할 수 있습니다. 다른 Xilinx LogiCORE IP 모듈 및 도구의 가격 및 가용성에 대한 정보는 현지 Xilinx 영업 담당자에게 문의하십시오.

제품 사양

포트 설명
다음 표는 ILA 포트 및 매개변수에 대한 세부 정보를 제공합니다.
ILA 포트

표 1: ILA 포트
포트 이름	입출력	설명
클락	I	모든 트리거 및 스토리지 로직을 기록하는 클록을 설계합니다.
조사 [ – 1:0]	I	프로브 포트 입력. 프로브 포트 번호 0에서 511. 프로브 포트 폭(로 표시됨) )의 범위는 1~1024입니다. 이 포트를 벡터로 선언해야 합니다. 1비트 포트의 경우 프로브 사용 [0:0].
트리거 아웃	O	trig_out 포트는 트리거 조건 또는 외부 trig_in 포트에서 생성될 수 있습니다. 트리거 조건과 trig_in 사이에서 trig_out을 구동하기 위해 전환하는 로직 분석기의 런타임 제어가 있습니다.
방진	I	Embedded Cross Trigger용 프로세스 기반 시스템에서 사용되는 입력 트리거 포트입니다. 계단식 트리거를 생성하기 위해 다른 ILA에 연결할 수 있습니다.
슬롯_ _	I	슬롯 인터페이스. 인터페이스의 종류 slot_에 따라 동적으로 생성됩니다. _ 인터페이스 유형 매개변수. 인터페이스 내의 개별 포트는 하드웨어 관리자에서 모니터링에 사용할 수 있습니다.
trig_out_ack	I	trig_out에 대한 승인입니다.
trig_in_ack	O	trig_in에 대한 승인입니다.
리셋	I	ILA 입력 유형이 '인터페이스 모니터'로 설정된 경우 이 포트는 Slot_에 연결된 설계 논리와 동기화되는 동일한 재설정 신호여야 합니다. _ ILA 코어의 포트.
S_축	입출력	옵션 포트. 고급 옵션에서 'AXI 디버그 허브에 대한 수동 연결을 위한 AXI4-스트림 인터페이스 활성화'를 선택한 경우 AXI 디버그 허브 코어와의 수동 연결에 사용됩니다.
M_축	입출력	옵션 포트. 'Advanced Options'에서 'Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub'가 선택된 경우 AXI Debug Hub core와의 수동 연결에 사용됩니다.

표 1: ILA 포트 (계속)
포트 이름	입출력	설명
설정	I	옵션 포트. 'Advanced Options'에서 'Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub'가 선택된 경우 AXI Debug Hub core와의 수동 연결에 사용됩니다. 이 포트는 AXI Debug Hub의 리셋 포트와 동기화되어야 합니다.
확인	I	옵션 포트. 'Advanced Options'에서 'Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub'가 선택된 경우 AXI Debug Hub core와의 수동 연결에 사용됩니다. 이 포트는 AXI Debug Hub의 클럭 포트와 동기화되어야 합니다.

ILA 매개변수

표 2: ILA 매개변수
매개변수	허용 가능 가치	기본값	설명
구성요소_이름	A–Z, 0–9 및 _(밑줄)가 포함된 문자열	ila_0	인스턴스화된 구성 요소의 이름입니다.
C_NUM_OF_PROBES개	1년~512년	1	ILA 프로브 포트 수.
C_MEMORY_TYPE	0, 1	0	캡처된 데이터의 스토리지 대상입니다. 0은 블록 RAM에 해당하고 1은 UltraRAM에 해당합니다.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	프로브 저장 버퍼 깊이. 이 숫자는 s의 최대 수를 나타냅니다.amp각 프로브 입력에 대해 런타임에 저장할 수 있는 파일.
C_PROBE _너비	1년~1024년	1	프로브 포트의 너비 . 어디 0에서 1,023까지의 값을 갖는 프로브 포트입니다.
C_TRIGOUT_EN	참/거짓	거짓	트리거 아웃 기능을 활성화합니다. 포트 trig_out 및 trig_out_ack이 사용됩니다.
C_TRIGIN_EN	참/거짓	거짓	트리거 기능을 활성화합니다. 포트 trig_in 및 trig_in_ack이 사용됩니다.
C_INPUT_PIPE_STAGES	0년~6년	0	프로브 포트에 추가 플롭을 추가합니다. 하나의 매개변수가 모든 프로브 포트에 적용됩니다.
ALL_PROBE_SAME_MU	참/거짓	진실	이렇게 하면 모든 프로브에 동일한 비교 값 단위(일치 단위)가 적용됩니다.
C_PROBE _MU_CNT	1년~16년	1	프로브당 비교 값(일치) 단위의 수입니다. ALL_PROBE_SAME_MU가 FALSE인 경우에만 유효합니다.
C_PROBE _유형	데이터 및 트리거, 트리거, 데이터	데이터 및 트리거	트리거 조건을 지정하거나 데이터 저장 목적 또는 둘 다를 위해 선택한 프로브를 선택합니다.
C_ADV_TRIGGER	참/거짓	거짓	고급 트리거 옵션을 활성화합니다. 이를 통해 트리거 상태 머신이 활성화되고 Vivado 로직 분석기에서 고유한 트리거 시퀀스를 작성할 수 있습니다.

표 2: ILA 매개변수 (계속)
매개변수	허용 가능 가치	기본값	설명
C_NUM_MONITOR_SLOTS	1-11	1	인터페이스 슬롯 수.
참고사항: 1. 비교 값(일치) 단위의 최대 개수는 1,024개로 제한됩니다. 기본 트리거(C_ADV_TRIGGER = FALSE)의 경우 각 프로브에는 이전 버전에서와 같이 하나의 비교 값 단위가 있습니다. 그러나 고급 트리거 옵션(C_ADV_TRIGGER = TRUE)의 경우 이는 개별 프로브가 여전히 1,024에서 256까지 비교 값 단위 수를 선택할 수 있음을 의미합니다. 그러나 모든 비교 값 단위는 XNUMX를 초과하지 않아야 합니다. 즉, 프로브당 XNUMX개의 비교 단위가 필요한 경우 XNUMX개의 프로브만 사용할 수 있습니다.

코어로 디자인하기

이 섹션에는 코어를 사용한 설계를 용이하게 하기 위한 지침 및 추가 정보가 포함되어 있습니다.

클로킹
clk 입력 포트는 프로브 값을 등록하기 위해 ILA 코어에서 사용하는 클럭입니다. 최상의 결과를 얻으려면 ILA 코어의 프로브 포트에 연결된 설계 논리와 동기화되는 동일한 클록 신호여야 합니다. AXI Debug Hub와 수동으로 연결할 때 aclk 신호는 AXI Debug Hub 클록 입력 포트와 동기화되어야 합니다.

리셋
ILA 입력 유형을 인터페이스 모니터로 설정할 때 리셋 포트는 인터페이스가 연결된 디자인 로직에 동기화되는 동일한 리셋 신호여야 합니다.
슬롯_ _ ILA 코어의 포트. AXI Debug Hub 코어와 수동 연결을 위해서는 현재 포트가 AXI Debug Hub 코어의 리셋 포트와 동기화되어야 합니다.

설계 흐름 단계
이 섹션에서는 코어 사용자 지정 및 생성, 코어 제한, 이 IP 코어에 특정한 시뮬레이션, 합성 및 구현 단계에 대해 설명합니다. 표준 Vivado® 설계 흐름 및 IP 통합자에 대한 자세한 정보는 다음 Vivado Design Suite 사용자 가이드에서 확인할 수 있습니다.

Vivado Design Suite 사용자 가이드: IP Integrator를 사용하여 IP 서브시스템 설계(UG994)
Vivado Design Suite 사용자 가이드: IP로 설계(UG896)
Vivado Design Suite 사용자 가이드: 시작하기(UG910)
Vivado 디자인 수트 사용자 가이드: 로직 시뮬레이션(UG900)

코어 사용자 지정 및 생성

이 섹션에는 Xilinx® 도구를 사용하여 Vivado® Design Suite에서 코어를 맞춤화하고 생성하는 방법에 대한 정보가 포함되어 있습니다. Vivado IP 인티그레이터에서 코어를 커스터마이징하고 생성하는 경우 자세한 내용은 Vivado 디자인 수트 사용자 가이드: IP 인티그레이터를 사용하여 IP 서브시스템 설계(UG994)를 참조하십시오. IP 통합자는 설계를 검증하거나 생성할 때 특정 구성 값을 자동 계산할 수 있습니다. 값이 변경되는지 확인하려면 이 장의 매개변수 설명을 참조하십시오. 에게 view 파라미터 값을 변경하려면 Tcl 콘솔에서 validate_bd_design 명령을 실행하십시오. 다음 단계를 사용하여 IP 코어와 연결된 다양한 매개변수의 값을 지정하여 설계에 사용할 IP를 사용자 정의할 수 있습니다.

IP 카탈로그에서 IP를 선택합니다.
선택한 IP를 두 번 클릭하거나 도구 모음에서 IP 사용자 지정 명령을 선택하거나 메뉴를 마우스 오른쪽 버튼으로 클릭합니다.

자세한 내용은 Vivado Design Suite 사용 설명서: Designing with IP(UG896) 및 Vivado Design Suite 사용 설명서: 시작하기(UG910)를 참조하십시오. 이 장의 그림은 Vivado IDE의 그림입니다. 여기에 묘사된 레이아웃은 현재 버전과 다를 수 있습니다.

코어에 액세스하려면 다음을 수행하십시오.

선택하여 프로젝트 열기 File 그런 다음 프로젝트를 열거나 선택하여 새 프로젝트를 만듭니다. File 그런 다음 Vivado의 새 프로젝트.
IP 카탈로그를 열고 임의의 분류로 이동합니다.

ILA를 두 번 클릭하여 코어 이름 Vivado IDE를 불러옵니다.

일반 옵션 패널
다음 그림은 옵션을 지정할 수 있는 기본 설정의 일반 옵션 탭을 보여줍니다.

다음 그림은 옵션을 지정할 수 있는 AXI 설정의 일반 옵션 탭을 보여줍니다.

구성 요소 이름: 이 텍스트 필드를 사용하여 ILA 코어에 고유한 모듈 이름을 제공합니다.

ILA 입력 유형: 이 옵션은 ILA가 디버깅해야 하는 인터페이스 또는 신호 유형을 지정합니다. 현재 이 매개변수의 값은 "Native Probes", "Interface Monitor" 및 "Mixed"입니다.
프로브 수: 이 텍스트 필드를 사용하여 ILA 코어의 프로브 포트 수를 선택합니다. Vivado® IDE에서 사용되는 유효 범위는 1~64입니다. 64개 이상의 프로브 포트가 필요한 경우 Tcl 명령 흐름을 사용하여 ILA 코어를 생성해야 합니다.
인터페이스 슬롯 수(인터페이스 모니터 유형 및 혼합 유형에서만 사용 가능): 이 옵션을 사용하면 ILA에 연결해야 하는 AXI 인터페이스 슬롯 수를 선택할 수 있습니다.

모든 프로브 포트에 대한 동일한 수의 비교기: 이 패널에서 프로브당 비교기 수를 구성할 수 있습니다. 선택하여 모든 프로브에 대해 동일한 수의 비교기를 활성화할 수 있습니다.

프로브 포트 패널
다음 그림은 설정을 지정할 수 있는 프로브 포트 탭을 보여줍니다.

프로브 포트 패널: 각 프로브 포트의 너비는 프로브 포트 패널에서 구성할 수 있습니다. 각 프로브 포트 패널에는 최대 XNUMX개의 포트가 있습니다.
프로브 너비: 각 프로브 포트의 너비를 언급할 수 있습니다. 유효한 범위는 1~1024입니다.
비교기 수: 이 옵션은 "모든 프로브 포트에 대해 동일한 수의 비교기" 옵션이 비활성화된 경우에만 활성화됩니다. 1~16 범위의 각 프로브에 대한 비교기를 설정할 수 있습니다.

데이터 및/또는 트리거: 이 옵션을 사용하여 각 프로브에 대한 프로브 유형을 설정할 수 있습니다. 유효한 옵션은 DATA_and_TRIGGER, DATA 및 TRIGGER입니다.
비교기 옵션: 이 옵션을 사용하여 각 프로브에 대한 작업 또는 비교 유형을 설정할 수 있습니다.

인터페이스 옵션
다음 그림은 ILA 입력 유형에 대해 인터페이스 모니터 또는 혼합 유형이 선택된 경우 인터페이스 옵션 탭을 보여줍니다.

인터페이스 유형: ILA 코어에서 모니터링할 인터페이스의 공급업체, 라이브러리, 이름 및 버전(VLNV).
AXI-MM ID 너비: 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.

AXI-MM Data Width: 슬롯_에 해당하는 파라미터를 선택합니다. 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI-MM Address Width: 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI-MM/Stream 프로토콜 검사기 활성화: 슬롯에 대한 AXI4-MM 또는 AXI4-Stream 프로토콜 검사기를 활성화합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM 또는 AXI4-Stream으로 구성됩니다. 슬롯 번호입니다.

트랜잭션 추적 카운터 활성화: AXI4-MM 트랜잭션 추적 기능을 활성화합니다.
미결 읽기 트랜잭션 수: ID당 미결 읽기 트랜잭션 수를 지정합니다. 값은 해당 연결에 대한 미결 읽기 트랜잭션 수와 같거나 커야 합니다.
미결 쓰기 트랜잭션 수: ID당 미결 쓰기 트랜잭션 수를 지정합니다. 값은 해당 연결에 대한 미결 쓰기 트랜잭션 수와 같거나 커야 합니다.

APC 상태 신호 모니터링: 슬롯에 대한 APC 상태 신호 모니터링 활성화 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 읽기 주소 채널을 데이터로 구성: 슬롯에 대한 데이터 저장 목적으로 읽기 주소 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 읽기 주소 채널을 트리거로 구성: 슬롯에 대한 트리거 조건을 지정하기 위해 읽기 주소 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.

AXI 읽기 데이터 채널을 데이터로 구성: 슬롯에 대한 데이터 저장 목적으로 읽기 데이터 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 읽기 데이터 채널을 트리거로 구성: 슬롯에 대한 트리거 조건을 지정하기 위해 읽기 데이터 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 쓰기 주소 채널을 데이터로 구성: 슬롯에 대한 데이터 저장 목적으로 쓰기 주소 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.

AXI 쓰기 주소 채널을 트리거로 구성: 슬롯에 대한 트리거 조건을 지정하기 위해 쓰기 주소 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 쓰기 데이터 채널을 데이터로 구성: 슬롯에 대한 데이터 저장 목적으로 쓰기 데이터 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 쓰기 데이터 채널을 트리거로 구성: 슬롯에 대한 트리거 조건을 지정하기 위해 쓰기 데이터 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.

AXI 쓰기 응답 채널을 데이터로 구성: 슬롯에 대한 데이터 저장 목적으로 쓰기 응답 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI 쓰기 응답 채널을 트리거로 구성: 슬롯에 대한 트리거 조건을 지정하기 위해 쓰기 응답 채널 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-MM으로 구성되며 여기서 슬롯 번호입니다.
AXI-Stream Tdata Width: 슬롯_ 인터페이스 유형은 AXI-Stream으로 구성되며 여기서 슬롯 번호입니다.

AXI-Stream TID 너비: 슬롯_ 인터페이스 유형은 AXI-Stream으로 구성되며 여기서 슬롯 번호입니다.
AXI-Stream TUSER 너비: 슬롯_ 인터페이스 유형은 AXI-Stream으로 구성되며 여기서 슬롯 번호입니다.
AXI-Stream TDEST 너비: 슬롯_ 인터페이스 유형은 AXI-Stream으로 구성되며 여기서 슬롯 번호입니다.

AXIS 신호를 데이터로 구성: 슬롯에 대한 데이터 저장 목적으로 AXI4-Stream 신호를 선택합니다.
때 슬롯_ 인터페이스 유형은 AXI-Stream으로 구성됩니다. 여기서 슬롯 번호입니다.
AXIS 신호를 트리거로 구성: 슬롯에 대한 트리거 조건을 지정하기 위해 AXI4-Stream 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 AXI-Stream으로 구성되며 여기서 슬롯 번호입니다.
슬롯을 데이터 및/또는 트리거로 구성: 트리거 조건을 지정하거나 데이터 저장 목적으로 또는 슬롯 모두에 대해 비AXI 슬롯 신호를 선택합니다. 때 슬롯_ 인터페이스 유형은 비AXI로 구성됩니다. 여기서 슬롯 번호입니다.

저장 옵션
다음 그림은 스토리지 대상 유형과 사용할 메모리 깊이를 선택할 수 있는 스토리지 옵션 탭을 보여줍니다.

저장 대상: 이 매개변수는 드롭다운 메뉴에서 저장 대상 유형을 선택하는 데 사용됩니다.

데이터 깊이: 이 매개변수는 적합한 s를 선택하는 데 사용됩니다.amp드롭다운 메뉴에서 깊이를 선택합니다.

고급 옵션
다음 그림은 고급 옵션 탭을 보여줍니다.

AXI 디버그 허브에 대한 수동 연결을 위한 AXI4-스트림 인터페이스 활성화: 활성화되면 이 옵션은 IP가 AXI 디버그 허브에 연결할 수 있도록 AXIS 인터페이스를 제공합니다.
트리거 입력 인터페이스 활성화: 선택적 트리거 입력 포트를 활성화하려면 이 옵션을 선택합니다.
트리거 출력 인터페이스 활성화: 선택적 트리거 출력 포트를 활성화하려면 이 옵션을 선택합니다.

입력 파이프 Stages: 구현 결과를 개선하기 위해 프로브에 추가할 레지스터 수를 선택합니다. 이 매개변수는 모든 프로브에 적용됩니다.
고급 트리거: 상태 시스템 기반 트리거 시퀀싱을 활성화하려면 선택합니다.

출력 생성
자세한 내용은 Vivado Design Suite 사용 설명서: Designing with IP(UG896)를 참조하십시오.

코어를 제한

필수 제약
ILA 코어에는 XDC가 포함되어 있습니다. file 클록 도메인 교차 동기화 경로의 과도한 제약을 방지하기 위해 적절한 잘못된 경로 제약을 포함합니다. 또한 ILA 코어의 clk 입력 포트에 연결된 클록 신호가 설계에서 적절하게 제한될 것으로 예상됩니다.

장치, 패키지 및 속도 등급 선택
이 섹션은 이 IP 코어에 적용되지 않습니다.

클록 주파수
이 섹션은 이 IP 코어에 적용되지 않습니다.

시계 관리
이 섹션은 이 IP 코어에 적용되지 않습니다.
클록 배치
이 섹션은 이 IP 코어에 적용되지 않습니다.
은행업
이 섹션은 이 IP 코어에 적용되지 않습니다.

트랜시버 배치
이 섹션은 이 IP 코어에 적용되지 않습니다.
I/O 표준 및 배치
이 섹션은 이 IP 코어에 적용되지 않습니다.

시뮬레이션

Vivado® 시뮬레이션 컴포넌트에 대한 포괄적인 정보와 지원되는 타사 도구 사용에 대한 정보는 Vivado Design Suite 사용자 가이드: 로직 시뮬레이션(UG900)을 참조하십시오.

합성 및 구현
합성 및 구현에 대한 자세한 내용은 Vivado Design Suite 사용자 가이드: Designing with IP(UG896)를 참조하십시오.

디버깅

이 부록에는 Xilinx® 지원에서 사용할 수 있는 리소스에 대한 세부 정보가 포함되어 있습니다. web사이트 및 디버깅 도구. IP에 라이선스 키가 필요한 경우 키를 확인해야 합니다. Vivado® 설계 도구에는 흐름을 통해 라이선스 IP를 게이팅하기 위한 여러 라이선스 체크포인트가 있습니다. 라이선스 확인이 성공하면 IP 생성을 계속할 수 있습니다. 그렇지 않으면 오류와 함께 생성이 중단됩니다. 라이센스 체크포인트는 다음 도구에 의해 적용됩니다.

비바도 합성

비바도 구현
write_bitstream(Tcl 명령)

중요한! 검사점에서 IP 라이선스 수준은 무시됩니다. 테스트는 유효한 라이센스가 존재하는지 확인합니다. IP 라이선스 수준은 확인하지 않습니다.

Xilinx.com에서 도움말 찾기

코어를 사용할 때 설계 및 디버그 프로세스를 돕기 위해 Xilinx 지원 web 페이지에는 제품 설명서, 릴리스 정보, 응답 기록, 알려진 문제에 대한 정보 및 추가 제품 지원을 받을 수 있는 링크와 같은 주요 리소스가 포함되어 있습니다. 회원들이 Xilinx 솔루션에 대해 배우고, 참여하고, 공유하고, 질문할 수 있는 Xilinx 커뮤니티 포럼도 있습니다.

선적 서류 비치
이 제품 가이드는 코어와 관련된 주요 문서입니다. 설계 프로세스를 지원하는 모든 제품과 관련된 문서와 함께 이 가이드는 Xilinx 지원에서 찾을 수 있습니다. web 페이지 또는 Xilinx® Documentation Navigator를 사용하여. 다운로드 페이지에서 Xilinx Documentation Navigator를 다운로드하십시오. 이 도구 및 사용 가능한 기능에 대한 자세한 내용은 설치 후 온라인 도움말을 여십시오.

답변 기록
답변 레코드에는 일반적으로 발생하는 문제에 대한 정보, 이러한 문제를 해결하는 방법에 대한 유용한 정보 및 Xilinx 제품의 알려진 문제가 포함됩니다. 응답 기록은 사용자가 가장 정확한 정보에 액세스할 수 있도록 매일 생성 및 유지 관리됩니다. 이 코어에 대한 응답 레코드는 기본 Xilinx 지원에서 검색 지원 상자를 사용하여 찾을 수 있습니다. web 페이지. 검색 결과를 최대화하려면 다음과 같은 키워드를 사용하십시오.

제품 이름
도구 메시지
발생한 문제 요약

결과를 추가로 타겟팅하기 위해 결과가 반환된 후 필터 검색을 사용할 수 있습니다.

기술 지원
Xilinx는 제품 설명서에 설명된 대로 사용될 때 이 LogiCORE™ IP 제품에 대해 Xilinx 커뮤니티 포럼에서 기술 지원을 제공합니다. 다음 중 하나를 수행하는 경우 Xilinx는 타이밍, 기능 또는 지원을 보장할 수 없습니다.

문서에 정의되지 않은 장치에서 솔루션을 구현하십시오.

제품 설명서에서 허용된 것 이상으로 솔루션을 사용자 정의하십시오.
DO NOT MODIFY 라벨이 붙은 디자인 부분을 변경하십시오.

질문을 하려면 Xilinx 커뮤니티 포럼으로 이동하십시오.

추가 리소스 및 법적 고지

자일링스 리소스
답변, 설명서, 다운로드 및 포럼과 같은 지원 리소스는 Xilinx 지원을 참조하십시오.

Documentation Navigator 및 디자인 허브
Xilinx® Documentation Navigator(DocNav)는 정보를 찾기 위해 필터링 및 검색할 수 있는 Xilinx 문서, 비디오 및 지원 리소스에 대한 액세스를 제공합니다. DocNav를 열려면:

• Vivado® IDE에서 도움말 → 문서 및 자습서를 선택합니다.
• Windows에서 시작 → 모든 프로그램 → Xilinx Design Tools → DocNav를 선택합니다.
• Linux 명령 프롬프트에서 docnav를 입력합니다.

Xilinx 디자인 허브는 주요 개념을 배우고 자주 묻는 질문을 해결하는 데 사용할 수 있는 디자인 작업 및 기타 항목으로 구성된 문서에 대한 링크를 제공합니다. 디자인 허브에 액세스하려면:

DocNav에서 Design Hubs를 클릭합니다. View 꼬리표.
자일링스에서 web사이트에서 Design Hubs 페이지를 참조하십시오.

메모: DocNav에 대한 자세한 내용은 Xilinx의 Documentation Navigator 페이지를 참조하십시오. web대지.

참고문헌
다음 문서는 이 가이드에 유용한 보충 자료를 제공합니다.

Vivado 디자인 수트 사용자 가이드: 프로그래밍 및 디버깅(UG908)

Vivado Design Suite 사용자 가이드: IP로 설계(UG896)
Vivado Design Suite 사용자 가이드: IP Integrator를 사용하여 IP 서브시스템 설계(UG994)
Vivado Design Suite 사용자 가이드: 시작하기(UG910)

Vivado 디자인 수트 사용자 가이드: 로직 시뮬레이션(UG900)
Vivado 디자인 수트 사용자 가이드: 구현(UG904)
ISE에서 Vivado 설계 제품군으로의 마이그레이션 가이드(UG911)

AXI 프로토콜 검사기 LogiCORE IP 제품 안내서(PG101)
AXI4-Stream Protocol Checker LogiCORE IP 제품 안내서(PG145)

개정 내역
다음 표는 이 문서의 개정 기록을 보여줍니다.

부분	개정 요약
11 / 23 / 2020 버전 1.1
최초 출시.	없음

읽어주세요: 중요한 법적 고지
여기에서 귀하에게 공개된 정보("자료")는 Xilinx 제품의 선택 및 사용을 위해서만 제공됩니다. 해당 법률이 허용하는 최대 한도 내에서: (1) 자료는 "있는 그대로" 제공되며 모든 결함이 있는 경우 Xilinx는 상품성 보증을 포함하되 이에 국한되지 않는 모든 명시적, 묵시적 또는 법적 보증 및 조건을 부인합니다. -특정 목적에 대한 침해 또는 적합성, (2) Xilinx는 자료와 관련하여 발생하는 모든 종류 또는 성격의 손실이나 손해에 대해 책임을 지지 않습니다(계약 또는 불법 행위, 과실 포함 또는 기타 책임 이론에 따름). (귀하의 자료 사용 포함), 모든 직접적, 간접적, 특별, 우발적 또는 결과적 손실이나 손해(데이터, 이익, 영업권의 손실 또는 발생한 모든 유형의 손실이나 손해 포함)를 포함합니다. 제XNUMX자에 의해) 그러한 손해 또는 손실이 합리적으로 예측 가능했거나 Xilinx가 동일한 가능성에 대해 조언을 받은 경우에도 마찬가지입니다.

Xilinx는 자료에 포함된 오류를 수정하거나 자료 또는 제품 사양에 대한 업데이트를 귀하에게 알릴 의무가 없습니다. 귀하는 사전 서면 동의 없이 자료를 복제, 수정, 배포 또는 공개적으로 표시할 수 없습니다. 특정 제품에는 Xilinx의 제한적 보증 약관이 적용됩니다. Xilinx의 판매 약관을 참조하십시오. view에드 https://www.xilinx.com/legal.htm#tos; IP 코어는 Xilinx가 귀하에게 발급한 라이선스에 포함된 보증 및 지원 조건의 적용을 받을 수 있습니다. Xilinx 제품은 오류 방지 기능이 있거나 오류 방지 성능이 필요한 애플리케이션에 사용하도록 설계되거나 의도되지 않았습니다. 귀하는 그러한 중요한 애플리케이션에서 Xilinx 제품 사용에 대한 단독 위험과 책임을 집니다. Xilinx의 판매 약관을 참조하십시오. view에드 https://www.xilinx.com/legal.htm#tos.
이 문서는 예비 정보를 포함하고 있으며 예고 없이 변경될 수 있습니다. 여기에 제공된 정보는 아직 판매할 수 없는 제품 및/또는 서비스와 관련이 있으며 정보 제공의 목적으로만 제공되며 언급된 제품 및/또는 서비스의 판매 제안 또는 시도된 상업화로 의도되거나 해석되지 않습니다. 여기서.

자동차 애플리케이션 면책 조항
자동차 제품(부품 번호에서 "XA"로 식별됨)은 안전 개념이 없거나 중복 기능이 일치하지 않는 한 에어백 전개에 사용하거나 차량 제어에 영향을 미치는 응용 프로그램("안전 응용 프로그램")에 사용하도록 보증되지 않습니다. ISO 26262 자동차 안전 표준("안전 설계")을 준수합니다. 고객은 제품이 포함된 시스템을 사용하거나 배포하기 전에 안전을 위해 해당 시스템을 철저하게 테스트해야 합니다. 안전 설계가 없는 안전 응용 프로그램에서 제품을 사용하는 것은 전적으로 고객의 책임이며 제품 책임에 대한 제한을 적용하는 관련 법률 및 규정에만 적용됩니다.
Copyright 2020 Xilinx, Inc. Xilinx, Xilinx 로고, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq 및 여기에 포함된 기타 지정된 브랜드는 미국 및 기타 국가에서 Xilinx의 상표입니다. 기타 모든 상표는 해당 소유자의 자산입니다.PG357(v1.1) 23년 2020월 4일, AXI1.1-Stream 인터페이스 vXNUMX이 포함된 ILA
PDF 다운로드 : Xilinx AXI4-Stream 통합 로직 분석기 안내서

참고문헌

사용자 설명서