Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Uvod

Integrirani logični analizator (ILA) z jedrom vmesnika AXI4-Stream je prilagodljiv IP logičnega analizatorja, ki se lahko uporablja za spremljanje notranjih signalov in vmesnikov zasnove. Jedro ILA vključuje številne napredne funkcije sodobnih logičnih analizatorjev, vključno z logičnimi prožilnimi enačbami in prožilci robnih prehodov. Jedro ponuja tudi zmožnost odpravljanja napak in nadzora vmesnika skupaj s preverjanjem protokola za pomnilniško preslikan AXI in AXI4-Stream. Ker je jedro ILA sinhrono z zasnovo, ki se spremlja, se vse omejitve ure zasnove, ki veljajo za vašo zasnovo, uporabijo tudi za komponente jedra ILA. Za odpravljanje napak v vmesnikih znotraj zasnove je treba ILA IP dodati zasnovi bloka v integratorju Vivado® IP. Podobno je mogoče omogočiti možnost preverjanja protokola AXI4/AXI4-Stream za IP ILA v integratorju IP. Kršitve protokola se lahko nato prikažejo v valovni obliki viewer logičnega analizatorja Vivado.

Lastnosti

• Uporabnik lahko izbere število vrat sonde in širino sonde.
• Cilji za shranjevanje, ki jih lahko izbere uporabnik, kot sta blok RAM in UltraRAM
• Več vrat sonde je mogoče združiti v en sam sprožilni pogoj.
• Reže AXI, ki jih lahko izbere uporabnik, za odpravljanje napak v vmesnikih AXI v načrtu.
• Nastavljive možnosti za vmesnike AXI, vključno z vrstami vmesnikov in sledenjemample globina.
• Lastnost podatkov in sprožilcev za sonde.
• Število primerjalnikov in širina za vsako sondo in posamezna vrata znotraj vmesnikov.
• Vhodno/izhodni navzkrižni vmesniki.
• Nastavljiv cevovod za vhodne sonde.
• Preverjanje protokola AXI4-MM in AXI4-Stream.

Za več informacij o jedru ILA glejte Uporabniški priročnik Vivado Design Suite: Programiranje in odpravljanje napak (UG908).

IP dejstva

Tabela dejstev o IP-jih LogiCORE™
Osnovne posebnosti
Podprta družina naprav1	Versal™ ACAP
Podprti uporabniški vmesniki	Standard IEEE 1149.1 – JTAG
Priloženo Core
Oblikovanje Files	RTL
Example Oblikovanje	Verilog
Testna miza	Ni priloženo
Omejitve File	Omejitve oblikovanja Xilinx® (XDC)
Simulacijski model	Ni priloženo
Podprt programski gonilnik	N/A
Preizkušeni tokovi načrtovanja2
Vstop v oblikovanje	Vivado® Design Suite
Simulacija	Za podprte simulatorje glejte Xilinx Design Tools: Vodnik z opombami ob izdaji.
Sinteza	Vivado Sinteza
Podpora
Vsi dnevniki sprememb IP Vivado	Dnevniki sprememb Master Vivado IP: 72775
Podpora Xilinx web strani
Opombe: 1. Za celoten seznam podprtih naprav si oglejte katalog Vivado® IP. 2. Za podprte različice orodij glejte Xilinx Design Tools: Vodnik z opombami ob izdaji.

konecview

Krmarjenje po vsebini po postopku oblikovanja
Dokumentacija Xilinx® je organizirana okoli nabora standardnih procesov oblikovanja, ki vam pomagajo najti ustrezno vsebino za vašo trenutno razvojno nalogo. Ta dokument zajema naslednje procese načrtovanja:

• Razvoj strojne opreme, IP-ja in platforme: Ustvarjanje blokov PL IP za platformo strojne opreme, ustvarjanje jeder PL, funkcionalna simulacija podsistema in ocenjevanje časa Vivado®, uporabe virov in zapiranja napajanja. Vključuje tudi razvoj strojne platforme za sistemsko integracijo. Teme v tem dokumentu, ki veljajo za ta proces oblikovanja, vključujejo:
• Opisi pristanišč
• Ura in ponastavitve
• Prilagajanje in generiranje jedra

Core Overview
Signali in vmesniki v zasnovi FPGA so povezani s sondo ILA in vhodi za reže. Ti signali in vmesniki, priključeni na vhode sonde oziroma reže, so sampvodeni pri načrtovanih hitrostih in shranjeni z uporabo blokovnega RAM-a na čipu. Signali in vmesniki v zasnovi Versal™ ACAP so povezani s sondo ILA in vhodi za reže. Ti priloženi signali in vmesniki so sampvodeni pri načrtovanih hitrostih z uporabo vhodne ure jedra in shranjeni v blokovnih pomnilnikih RAM na čipu. Osnovni parametri določajo naslednje:

• Število sond (do 512) in širina sonde (1 do 1024).
• Številne reže in možnosti vmesnika.
• Trace sample globina.
• Lastnost podatkov in/ali sprožilcev za sonde.
• Število primerjalnikov za vsako sondo.

Komunikacija z jedrom ILA se izvaja z uporabo instance središča za odpravljanje napak AXI, ki se poveže z jedrom IP sistema za nadzor, vmesnik in obdelavo (CIPS).

Ko je načrt naložen v Versal ACAP, s programsko opremo logičnega analizatorja Vivado® nastavite sprožilni dogodek za meritev ILA. Po pojavu sprožilca se sampmedpomnilnik je napolnjen in naložen v logični analizator Vivado. Ti lahko view te podatke z uporabo okna valovne oblike. Sonda sampDatotečna in sprožilna funkcija je implementirana v programirljivi logični regiji. Blokirani pomnilnik RAM ali UltraRAM na čipu glede na cilj shranjevanja, ki ste ga izbrali med prilagajanjem, ki shranjuje podatke, dokler jih programska oprema ne naloži. Za sprožitev dogodkov, zajem podatkov ali komunikacijo z jedrom ILA ni potreben noben uporabniški vnos ali izhod. Jedro ILA je sposobno spremljati signale na ravni vmesnika, lahko posreduje informacije na ravni transakcije, kot so neporavnane transakcije za vmesnike AXI4.

ILA Probe Trigger Comparator
Vsak vhod sonde je povezan s sprožilnim primerjalnikom, ki lahko izvaja različne operacije. V času izvajanja lahko primerjalnik nastavite tako, da izvaja primerjave = ali !=. To vključuje ujemajoče se vzorce ravni, kot je X0XX101. Vključuje tudi zaznavanje prehodov robov, kot so naraščajoči rob (R), padajoči rob (F), rob (B) ali brez prehoda (N). Sprožilni primerjalnik lahko izvaja bolj zapletene primerjave, vključno z >, <, ≥ in ≤.

POMEMBNO! Primerjalnik se nastavi med izvajanjem prek logičnega analizatorja Vivado®.

Sprožilni pogoj ILA
Pogoj sprožitve je rezultat logičnega izračuna "IN" ali "ALI" vsakega od rezultatov primerjalnika sprožitve sonde ILA. Z uporabo logičnega analizatorja Vivado® izberete, ali želite "IN" sprožiti primerjalne sonde ali jih "ALI". Nastavitev »IN« povzroči sprožilni dogodek, ko so izpolnjene vse primerjave sonde ILA. Nastavitev »ALI« povzroči sprožilni dogodek, ko je dosežena katera koli od primerjav sonde ILA. Pogoj sprožitve je dogodek sprožitve, ki se uporablja za merjenje sledi ILA.

Aplikacije

Jedro ILA je zasnovano za uporabo v aplikaciji, ki zahteva preverjanje ali odpravljanje napak z uporabo Vivado®. Naslednja slika prikazuje pisanje in branje jedra CIPS IP iz krmilnika bloka RAM AXI prek omrežja AXI na čipu (NoC). Jedro ILA je povezano z vmesniškim omrežjem med krmilnikom AXI NoC in AXI block RAM za spremljanje transakcije AXI4 v upravitelju strojne opreme.

Licenciranje in naročanje
Ta modul Xilinx® LogiCORE™ IP je na voljo brez dodatnih stroškov s programsko opremo Xilinx Vivado® Design Suite pod pogoji licence za končnega uporabnika Xilinx.
Opomba: Če želite preveriti, ali potrebujete licenco, preverite stolpec Licenca v katalogu IP. Vključeno pomeni, da je licenca vključena v Vivado® Design Suite; Nakup pomeni, da morate kupiti licenco za uporabo jedra. Informacije o drugih modulih Xilinx® LogiCORE™ IP so na voljo na strani Xilinx Intellectual Property. Za informacije o cenah in razpoložljivosti drugih modulov in orodij Xilinx LogiCORE IP se obrnite na lokalnega prodajnega predstavnika Xilinx.

Specifikacija izdelka

Opisi pristanišč
Naslednje tabele podajajo podrobnosti o vratih in parametrih ILA.
Pristanišča ILA

Tabela 1: Pristanišča ILA
Ime vrat	I/O	Opis
clk	I	Oblikovalska ura, ki uravnava vso logiko proženja in shranjevanja.
sonda [ – 1:0]	I	Vhod sonde. Številka vrat sonde je v območju od 0 do 511. Širina odprtine sonde (označena z ) je v območju od 1 do 1024. Ta vrata morate deklarirati kot vektor. Za 1-bitna vrata uporabite sondo [0:0].
trig_out	O	Vrata trig_out se lahko generirajo iz pogoja sprožilca ali iz zunanjih vrat trig_in. Obstaja nadzor časa izvajanja iz logičnega analizatorja za preklapljanje med pogojem sprožitve in trig_in za pogon trig_out.
trig_in	I	Vrata vhodnega sprožilca, uporabljena v sistemu, ki temelji na procesu, za vgrajeni navzkrižni prožilec. Lahko se poveže z drugo ILA za ustvarjanje kaskadnega sprožilca.
slot_ _	I	Vmesnik reže. Vrsta vmesnika se ustvari dinamično na podlagi reže_ _ parameter vrste vmesnika. Posamezna vrata znotraj vmesnikov so na voljo za spremljanje v upravitelju strojne opreme.
trig_out_ack	I	Potrditev za trig_out.
trig_in_ack	O	Potrditev za trig_in.
ponastavitev	I	Ko je vhodna vrsta ILA nastavljena na 'Interface Monitor', morajo biti ta vrata enak signalu za ponastavitev, ki je sinhron z logiko načrtovanja, ki je pritrjena na Slot_ _ pristanišča jedra ILA.
S_OS	I/O	Izbirna vrata. Uporablja se za ročno povezavo z jedrom zvezdišča AXI Debug Hub, ko je v naprednih možnostih izbrana možnost »Omogoči pretočni vmesnik AXI4 za ročno povezavo z zvezdiščem AXI Debug Hub«.
M_OS	I/O	Izbirna vrata. Uporablja se za ročno povezavo z jedrom AXI Debug Hub, ko je v »Advanced Options« izbrano »Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub«.

Tabela 1: Pristanišča ILA (nadaljevanje)
Ime vrat	I/O	Opis
aresetn	I	Izbirna vrata. Uporablja se za ročno povezavo z jedrom AXI Debug Hub, ko je v »Advanced Options« izbrano »Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub«. Ta vrata morajo biti sinhrona z vrati za ponastavitev vozlišča AXI Debug Hub.
alk	I	Izbirna vrata. Uporablja se za ročno povezavo z jedrom AXI Debug Hub, ko je v »Advanced Options« izbrano »Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub«. Ta vrata morajo biti sinhrona z vrati ure AXI Debug Hub.

Parametri ILA

Tabela 2: Parametri ILA
Parameter	Dovoljeno Vrednote	Privzete vrednosti	Opis
Ime_komponente	Niz z A–Z, 0–9 in _ (podčrtaj)	ila_0	Ime instancirane komponente.
C_NUM_OF_PROBES	1–512	1	Število vrat sonde ILA.
C_MEMORY_TYPE	0, 1	0	Cilj shranjevanja zajetih podatkov. 0 ustreza blokovnemu RAM-u, 1 pa UltraRAM-u.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Preizkusite globino medpomnilnika za shranjevanje. Ta številka predstavlja največje število sampdatoteke, ki jih je mogoče shraniti v času izvajanja za vsak vhod sonde.
C_PROBE _PREMER	1–1024	1	Širina odprtine sonde . Kje je vrata sonde z vrednostjo od 0 do 1,023.
C_TRIGOUT_EN	True/False	LAŽNO	Omogoča funkcijo sprožitve. Uporabljata se vrata trig_out in trig_out_ack.
C_TRIGIN_EN	True/False	LAŽNO	Omogoči funkcijo sprožitve. Uporabljata se vrata trig_in in trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Dodajte dodatne flope na vrata sonde. En parameter velja za vsa vrata sonde.
ALL_PROBE_SAME_MU	True/False	RES	To vsili enake primerjalne enote vrednosti (enote ujemanja) za vse sonde.
C_PROBE _MU_CNT	1–16	1	Število enot za primerjavo vrednosti (ujemanje) na sondo. To velja samo, če je ALL_PROBE_SAME_MU FALSE.
C_PROBE _TYPE	PODATKI in SPROŽILEC, SPROŽILEC, PODATKI	PODATKI in SPROŽILEC	Za izbiro izbrane sonde za določanje pogojev sprožitve ali za shranjevanje podatkov ali za oboje.
C_ADV_TRIGGER	True/False	LAŽNO	Omogoči možnost vnaprejšnjega proženja. To omogoči avtomat stanja sprožilca in v Vivado Logic Analyzerju lahko napišete svoje lastno zaporedje sprožilcev.

Tabela 2: Parametri ILA (nadaljevanje)
Parameter	Dovoljeno Vrednote	Privzete vrednosti	Opis
C_NUM_MONITOR_SLOTS	1-11	1	Število vmesniških rež.
Opombe: 1. Največje število enot primerjalne vrednosti (ujemanja) je omejeno na 1,024. Za osnovni sprožilec (C_ADV_TRIGGER = FALSE) ima vsaka sonda eno enoto primerjalne vrednosti (kot v prejšnji različici). Toda za možnost vnaprejšnjega proženja (C_ADV_TRIGGER = TRUE) to pomeni, da imajo lahko posamezne sonde še vedno možnost izbire števila enot primerjalnih vrednosti od ena do štiri. Vse enote primerjalne vrednosti pa ne smejo preseči več kot 1,024. To pomeni, da če potrebujete štiri primerjalne enote na sondo, lahko uporabite le 256 sond.

Oblikovanje z jedrom

Ta razdelek vključuje smernice in dodatne informacije za lažje načrtovanje z jedrom.

Ura
Vhodna vrata clk so ura, ki jo uporablja jedro ILA za registracijo vrednosti sonde. Za najboljše rezultate mora biti isti signal ure, ki je sinhron z logiko načrtovanja, ki je priključena na vrata sonde jedra ILA. Pri ročni povezavi z AXI Debug Hub mora biti signal aclk sinhroniziran z vhodnimi vrati ure AXI Debug Hub.

Ponastavitve
Ko nastavite vrsto vhoda ILA na Monitor vmesnika, morajo biti vrata za ponastavitev isti signal za ponastavitev, ki je sinhron z logiko načrtovanja, katere vmesnik je priključen na
slot_ _ pristanišče jedra ILA. Za ročno povezavo z jedrom AXI Debug Hub morajo biti trenutna vrata sinhrona z vrati za ponastavitev jedra AXI Debug Hub.

Koraki poteka oblikovanja
Ta razdelek opisuje prilagajanje in generiranje jedra, omejevanje jedra ter korake simulacije, sinteze in implementacije, ki so specifični za to jedro IP. Podrobnejše informacije o standardnih potekih oblikovanja Vivado® in IP integratorju najdete v naslednjih uporabniških priročnikih Vivado Design Suite:

• Uporabniški priročnik za Vivado Design Suite: Načrtovanje IP podsistemov z IP Integratorjem (UG994)
• Uporabniški priročnik za Vivado Design Suite: Oblikovanje z IP (UG896)
• Uporabniški priročnik za Vivado Design Suite: Kako začeti (UG910)
• Uporabniški priročnik za Vivado Design Suite: Logična simulacija (UG900)

Prilagajanje in generiranje jedra

Ta razdelek vključuje informacije o uporabi orodij Xilinx® za prilagajanje in ustvarjanje jedra v Vivado® Design Suite. Če prilagajate in ustvarjate jedro v Vivado IP integratorju, glejte Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994) za podrobne informacije. IP integrator lahko samodejno izračuna določene konfiguracijske vrednosti pri preverjanju ali generiranju načrta. Če želite preveriti, ali se vrednosti spreminjajo, glejte opis parametra v tem poglavju. Za view vrednost parametra, zaženite ukaz validate_bd_design v konzoli Tcl. IP lahko prilagodite za uporabo v svojem dizajnu tako, da podate vrednosti za različne parametre, povezane z jedrom IP, z naslednjimi koraki:

1.  Izberite IP iz kataloga IP.
2.  Dvokliknite izbrani IP ali izberite ukaz Prilagodi IP v orodni vrstici ali z desno miškino tipko kliknite meni.

Za podrobnosti glejte uporabniški priročnik Vivado Design Suite: Oblikovanje z IP (UG896) in uporabniški priročnik Vivado Design Suite: Kako začeti (UG910). Slike v tem poglavju so ilustracije Vivado IDE. Tukaj prikazana postavitev se lahko razlikuje od trenutne različice.

Za dostop do jedra naredite naslednje:

1.  Odprite projekt z izbiro File nato Odprite projekt ali ustvarite nov projekt z izbiro File nato Nov projekt v Vivadu.
2.  Odprite katalog IP in se pomaknite do katere koli taksonomije.
3. Dvokliknite ILA, da prikažete osnovno ime Vivado IDE.

Plošča s splošnimi možnostmi
Naslednja slika prikazuje zavihek Splošne možnosti v nastavitvi Native, ki vam omogoča, da določite možnosti:

Naslednja slika prikazuje zavihek Splošne možnosti v nastavitvi AXI, ki vam omogoča, da določite možnosti:

• Ime komponente: uporabite to besedilno polje, da podate edinstveno ime modula za jedro ILA.
• Vrsta vnosa ILA: Ta možnost določa, kateri tip vmesnika ali signala naj ILA odpravlja napake. Trenutno so vrednosti za ta parameter »Native Probes«, »Interface Monitor« in »Mixed«.
• Število sond: s tem besedilnim poljem izberite število sondnih vrat v jedru ILA. Veljavni obseg, ki se uporablja v Vivado® IDE, je od 1 do 64. Če potrebujete več kot 64 sondnih vrat, morate za ustvarjanje jedra ILA uporabiti tok ukazov Tcl.
• Število vmesniških rež (na voljo samo pri vrsti monitorja vmesnika in mešani vrsti): ta možnost vam omogoča, da izberete število vmesniških rež AXI, ki jih je treba povezati z ILA.
• Enako število primerjalnikov za vsa vrata sonde: Število primerjalnikov na sondo je mogoče konfigurirati na tej plošči. Z izbiro lahko omogočite enako število primerjalnikov za vse sonde.

Plošče vrat sonde
Naslednja slika prikazuje zavihek Probe Ports, ki vam omogoča določanje nastavitev:

• Plošča vrat sonde: širino vsakih vrat sonde je mogoče konfigurirati v ploščah vrat sonde. Vsaka plošča vrat sonde ima do sedem vrat.
• Širina sonde: omenite lahko širino vsake sonde. Veljaven razpon je od 1 do 1024.
• Število primerjalnikov: Ta možnost je omogočena le, če je onemogočena možnost »Isto število primerjalnikov za vsa vrata sonde«. Nastavite lahko primerjalnik za vsako sondo v območju od 1 do 16.
• Podatki in/ali sprožilec: s to možnostjo lahko nastavite vrsto sonde za vsako sondo. Veljavne možnosti so DATA_and_TRIGGER, DATA in TRIGGER.
• Možnosti primerjalnika: s to možnostjo lahko nastavite vrsto delovanja ali primerjave za vsako sondo.

Možnosti vmesnika
Na naslednji sliki je prikazan zavihek Možnosti vmesnika, ko je za vrsto vnosa ILA izbran vmesnik Monitor ali Mešani tip:

• Vrsta vmesnika: prodajalec, knjižnica, ime in različica (VLNV) vmesnika, ki ga bo spremljalo jedro ILA.
• Širina ID-ja AXI-MM: izbere širino ID-ja vmesnika AXI, ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• AXI-MM Data Width: izbere parametre, ki ustrezajo slot_Izbere podatkovno širino vmesnika AXI, ko je slot_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• AXI-MM Address Width: izbere širino naslova vmesnika AXI, ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Omogoči preverjanje protokola AXI-MM/Stream: omogoči preverjanje protokola AXI4-MM ali AXI4-Stream za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM ali AXI4-Stream, kjer je številka reže.
• Omogoči števce sledenja transakcijam: omogoči zmožnost sledenja transakcijam AXI4-MM.
• Število neporavnanih transakcij branja: določa število neporavnanih transakcij branja na ID. Vrednost mora biti enaka ali večja od števila neporavnanih transakcij Read za to povezavo.
• Število odprtih pisnih transakcij: določa število odprtih pisnih transakcij na ID. Vrednost mora biti enaka ali večja od števila odprtih transakcij pisanja za to povezavo.
• Monitor APC Status signals: Omogoči spremljanje APC statusnih signalov za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfigurirajte bralni naslovni kanal AXI kot podatke: izberite signale bralnega naslovnega kanala za namen shranjevanja podatkov za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj kanal naslova branja AXI kot sprožilec: izberite signale kanala naslova branja za podajanje pogojev sprožitve za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj kanal za branje podatkov AXI kot Podatki: Izberite signale kanala za branje podatkov za namene shranjevanja podatkov za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj kanal podatkov za branje AXI kot sprožilec: izberite signale kanala za branje podatkov za določanje pogojev sprožitve za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj kanal naslova pisanja AXI kot podatke: Izberite signale kanala naslova pisanja za namen shranjevanja podatkov za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj kanal naslova pisanja AXI kot sprožilec: izberite signale kanala naslova pisanja za določanje pogojev sprožitve za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj zapisovalni podatkovni kanal AXI kot Podatki: izberite zapisovalne podatkovne kanale za namen shranjevanja podatkov za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj zapisovalni podatkovni kanal AXI kot sprožilec: izberite signale zapisovalnega podatkovnega kanala za določanje pogoja sprožilca za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfigurirajte kanal odziva pisanja AXI kot podatke: izberite signale kanala odziva pisanja za namene shranjevanja podatkov za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• Konfiguriraj kanal odziva pisanja AXI kot sprožilec: izberite signale kanala odziva pisanja za podajanje pogojev sprožitve za režo ko reža_ tip vmesnika je konfiguriran kot AXI-MM, kjer je številka reže.
• AXI-Stream Tdata Width: izbere širino Tdata vmesnika AXI-Stream, ko reža_ tip vmesnika je konfiguriran kot AXI-Stream, kjer je številka reže.
• AXI-Stream TID Width: izbere širino TID vmesnika AXI-Stream, ko reža_ tip vmesnika je konfiguriran kot AXI-Stream, kjer je številka reže.
• AXI-Stream TUSER Width: izbere širino TUSER vmesnika AXI-Stream, ko reža_ tip vmesnika je konfiguriran kot AXI-Stream, kjer je številka reže.
• AXI-Stream TDEST Width: izbere širino TDEST vmesnika AXI-Stream, ko reža_ tip vmesnika je konfiguriran kot AXI-Stream, kjer je številka reže.
• Konfigurirajte signale AXIS kot podatke: izberite signale AXI4-Stream za namen shranjevanja podatkov za režo
  ko reža_ tip vmesnika je konfiguriran kot AXI-Stream, kjer je številka reže.
• Konfiguriraj signale AXIS kot sprožilec: izberite signale AXI4-Stream za določanje pogojev sprožitve za režo ko reža_ tip vmesnika je konfiguriran kot AXI-Stream, kjer je številka reže.
• Konfiguriraj režo kot podatke in/ali sprožilec: izbere signale reže, ki niso AXI, za določanje stanja sprožitve ali za namen shranjevanja podatkov ali oboje za režo ko reža_ tip vmesnika je konfiguriran kot ne-AXI, kjer je številka reže.

Možnosti shranjevanja
Naslednja slika prikazuje zavihek Storage Options, ki vam omogoča, da izberete ciljno vrsto shranjevanja in globino pomnilnika, ki ga želite uporabiti:

• Storage Target: ta parameter se uporablja za izbiro vrste cilja shranjevanja v spustnem meniju.
• Globina podatkov: ta parameter se uporablja za izbiro primernega sample globino iz spustnega menija.

Napredne možnosti
Naslednja slika prikazuje zavihek Napredne možnosti:

• Omogoči vmesnik AXI4-Stream za ročno povezavo z zvezdiščem za odpravljanje napak AXI: ko je ta možnost omogočena, daje vmesnik AXIS za IP za povezavo z zvezdiščem za odpravljanje napak AXI.
• Omogoči vhodni vmesnik sprožilca: označite to možnost, da omogočite izbirna vhodna vrata sprožilca.
• Enable Trigger Output Interface: Označite to možnost, če želite omogočiti dodatna izhodna vrata sprožilca.
• Vhodna cev Stages: Izberite število registrov, ki jih želite dodati za sondo, da izboljšate rezultate implementacije. Ta parameter velja za vse sonde.
• Napredni sprožilec: potrdite, če želite omogočiti zaporedje sprožilcev, ki temelji na avtomatu stanja.

Izhodna generacija
Za podrobnosti glejte uporabniški priročnik Vivado Design Suite: Oblikovanje z IP (UG896).

Omejitev jedra

Zahtevane omejitve
Jedro ILA vključuje XDC file ki vsebuje ustrezne omejitve lažne poti, da prepreči prekomerno omejevanje časovne domene, ki prečka sinhronizacijske poti. Pričakuje se tudi, da je signal ure, povezan z vhodnimi vrati clk jedra ILA, pravilno omejen v vaši zasnovi.

Izbire naprave, paketa in hitrosti
Ta razdelek ne velja za to jedro IP.

• Urne frekvence
  Ta razdelek ne velja za to jedro IP.
• Upravljanje ure
  Ta razdelek ne velja za to jedro IP.
• Postavitev ure
  Ta razdelek ne velja za to jedro IP.
• Bančništvo
  Ta razdelek ne velja za to jedro IP.
• Namestitev oddajnika
  Ta razdelek ne velja za to jedro IP.
• V/I standard in postavitev
  Ta razdelek ne velja za to jedro IP.

Simulacija

Za izčrpne informacije o simulacijskih komponentah Vivado® in informacije o uporabi podprtih orodij tretjih oseb glejte Uporabniški priročnik za Vivado Design Suite: Logična simulacija (UG900).

Sinteza in implementacija
Za podrobnosti o sintezi in implementaciji glejte uporabniški priročnik Vivado Design Suite: Oblikovanje z IP (UG896).

Odpravljanje napak

Ta dodatek vključuje podrobnosti o virih, ki so na voljo v podpori Xilinx® webspletno mesto in orodja za odpravljanje napak. Če IP zahteva licenčni ključ, mora biti ključ preverjen. Orodja za načrtovanje Vivado® imajo več licenčnih kontrolnih točk za prehod licenčnega IP-ja skozi tok. Če je preverjanje licence uspešno, lahko IP nadaljuje z ustvarjanjem. V nasprotnem primeru se ustvarjanje ustavi z napako. Kontrolne točke licenc se izvajajo z naslednjimi orodji:

• Vivado Sinteza
• Izvedba Vivado
• write_bitstream (ukaz Tcl)

POMEMBNO! Raven licence IP se na kontrolnih točkah ne upošteva. Test potrdi obstoj veljavne licence. Ne preverja ravni licence IP.

Iskanje pomoči na Xilinx.com

Za pomoč pri načrtovanju in procesu odpravljanja napak pri uporabi jedra je podpora Xilinx web stran vsebuje ključne vire, kot so dokumentacija izdelka, opombe ob izdaji, zapisi odgovorov, informacije o znanih težavah in povezave za pridobitev nadaljnje podpore za izdelek. Na voljo so tudi forumi skupnosti Xilinx, kjer se člani lahko učijo, sodelujejo, delijo in postavljajo vprašanja o rešitvah Xilinx.

Dokumentacija
Ta vodnik po izdelku je glavni dokument, povezan z jedrom. Ta vodnik, skupaj z dokumentacijo, povezano z vsemi izdelki, ki pomagajo pri procesu oblikovanja, lahko najdete na Xilinx Support web strani ali z uporabo Xilinx® Documentation Navigator. Prenesite Xilinx Documentation Navigator s strani za prenose. Za več informacij o tem orodju in funkcijah, ki so na voljo, po namestitvi odprite spletno pomoč.

Zapisi odgovorov
Zapisi odgovorov vključujejo informacije o pogostih težavah, koristne informacije o reševanju teh težav in morebitne znane težave z izdelkom Xilinx. Zapisi odgovorov se ustvarjajo in vzdržujejo dnevno, kar uporabnikom zagotavlja dostop do najnatančnejših razpoložljivih informacij. Zapise odgovorov za to jedro je mogoče najti z uporabo polja za podporo za iskanje na glavni podpori Xilinx web strani. Če želite povečati rezultate iskanja, uporabite ključne besede, kot so:

• Ime izdelka
• Sporočila orodja
• Povzetek težave

Po vrnitvi rezultatov je na voljo iskanje s filtri za nadaljnje ciljanje rezultatov.

Tehnična podpora
Xilinx nudi tehnično podporo na forumih skupnosti Xilinx za ta izdelek LogiCORE™ IP, če se uporablja, kot je opisano v dokumentaciji izdelka. Xilinx ne more zagotoviti časovne razporeditve, funkcionalnosti ali podpore, če storite kar koli od naslednjega:

• Rešitev implementirajte v naprave, ki niso definirane v dokumentaciji.
• Prilagodite rešitev, ki presega tisto, kar je dovoljeno v dokumentaciji izdelka.
• Spremenite kateri koli del zasnove z oznako NE SPREMINJAJ.

Če želite zastaviti vprašanja, pojdite na forume skupnosti Xilinx.

Dodatni viri in pravna obvestila

Viri Xilinx
Za podporne vire, kot so odgovori, dokumentacija, prenosi in forumi, glejte Xilinx Support.

Krmar po dokumentaciji in Središča za oblikovanje
Xilinx® Documentation Navigator (DocNav) omogoča dostop do Xilinxovih dokumentov, video posnetkov in virov podpore, ki jih lahko filtrirate in iščete, da poiščete informacije. Če želite odpreti DocNav:

• • V Vivado® IDE izberite Help → Documentation and Tutorials.
  • V sistemu Windows izberite Start → Vsi programi → Xilinx Design Tools → DocNav.
  • V ukazni poziv Linuxa vnesite docnav.

Xilinx Design Hubs zagotavljajo povezave do dokumentacije, organizirane po oblikovalskih nalogah in drugih temah, ki jih lahko uporabite za učenje ključnih konceptov in obravnavanje pogosto zastavljenih vprašanj. Za dostop do Design Hubs:

• V DocNav kliknite Design Hubs View zavihek.
• Na Xilinxu websi oglejte stran Design Hubs.

Opomba: Za več informacij o DocNav glejte stran Documentation Navigator na Xilinxu webmesto.

Reference
Ti dokumenti zagotavljajo dodatno gradivo, ki je uporabno s tem vodnikom:

1.  Uporabniški priročnik za Vivado Design Suite: Programiranje in odpravljanje napak (UG908)
2. Uporabniški priročnik za Vivado Design Suite: Oblikovanje z IP (UG896)
3. Uporabniški priročnik za Vivado Design Suite: Načrtovanje IP podsistemov z IP Integratorjem (UG994)
4. Uporabniški priročnik za Vivado Design Suite: Kako začeti (UG910)
5. Uporabniški priročnik za Vivado Design Suite: Logična simulacija (UG900)
6. Uporabniški priročnik za Vivado Design Suite: Implementacija (UG904)
7. Vodnik za prehod z ISE na Vivado Design Suite (UG911)
8. AXI Protocol Checker LogiCORE IP Product Guide (PG101)
9. AXI4-Stream Protocol Checker Vodnik po izdelkih LogiCORE IP (PG145)

Zgodovina revizij
Naslednja tabela prikazuje zgodovino revizij za ta dokument.

Razdelek	Povzetek revizije
11 / 23 / 2020 Različica 1.1
Začetna izdaja.	N/A

Preberite: Pomembna pravna obvestila
Podatki, ki so vam razkriti v nadaljevanju (»materiali«), so na voljo izključno za izbiro in uporabo izdelkov Xilinx. V največjem obsegu, ki ga dovoljuje veljavna zakonodaja: (1) Materiali so na voljo »TAKŠNI, KOT SO« in z vsemi napakami, Xilinx s tem ZAVRAČA VSE GARANCIJE IN POGOJE, IZRECNE, IMPLICITNE ALI ZAKONSKE, VKLJUČNO, VENDAR NE OMEJENO NA JAMSTVA ZA PRODAJO, NISO -KRŠITEV ALI PRIMERNOSTI ZA DOLOČEN NAMEN; in (2) Xilinx ni odgovoren (bodisi v pogodbi ali odškodninski odgovornosti, vključno z malomarnostjo, ali v skladu s katero koli drugo teorijo odgovornosti) za kakršno koli izgubo ali škodo kakršne koli vrste ali narave, ki je povezana z materiali, ki izhajajo iz ali v povezavi z njimi. (vključno z vašo uporabo gradiva), vključno za kakršno koli neposredno, posredno, posebno, naključno ali posledično izgubo ali škodo (vključno z izgubo podatkov, dobička, dobrega imena ali katero koli vrsto izgube ali škode, ki je nastala zaradi kakršnega koli vloženega postopka s strani tretje osebe), tudi če je bila takšna škoda ali izguba razumno predvidljiva ali če je bil Xilinx obveščen o možnosti istega.

Xilinx ne prevzema nobene obveznosti, da bo popravil morebitne napake v gradivu ali da vas bo obvestil o posodobitvah gradiva ali specifikacij izdelka. Gradiv ne smete reproducirati, spreminjati, distribuirati ali javno prikazovati brez predhodnega pisnega soglasja. Za nekatere izdelke veljajo določila in pogoji omejene garancije Xilinx, glejte prodajne pogoje Xilinx, ki jih lahko viewed pri https://www.xilinx.com/legal.htm#tos; Za jedra IP lahko veljajo pogoji garancije in podpore, ki jih vsebuje licenca, ki vam jo je izdal Xilinx. Izdelki Xilinx niso zasnovani ali namenjeni za varno delovanje pred okvarami ali za uporabo v kateri koli aplikaciji, ki zahteva varno delovanje; prevzemate izključno tveganje in odgovornost za uporabo izdelkov Xilinx v tako kritičnih aplikacijah, si oglejte prodajne pogoje Xilinx, ki jih lahko viewed pri https://www.xilinx.com/legal.htm#tos.
Ta dokument vsebuje predhodne informacije in se lahko spremeni brez predhodnega obvestila. Podatki, navedeni v tem dokumentu, se nanašajo na izdelke in/ali storitve, ki še niso na voljo za prodajo, in so na voljo izključno v informativne namene ter niso namenjeni ali razlagani kot ponudba za prodajo ali poskus komercializacije navedenih izdelkov in/ali storitev. tukaj.

ODPOVED ODGOVORNOSTI ZA AVTOMOBILSKE APLIKACIJE
AVTOMOBILSKI IZDELKI (IDENTICIRANI KOT »XA« V ŠTEVILKI DELA) NISO GARANCIJE ZA UPORABO PRI SPROSTITVI ZRAČNIH BLAZIN ALI ZA UPORABO V APLIKACIJAH, KI VPLIVAJO NA UPRAVLJANJE VOZILA (»VARNOSTNA APLIKACIJA«), RAZEN ČE OBSTAJA VARNOSTNI KONCEPT ALI FUNKCIJA REDUNDANCE, KI JE USTREZNA Z AVTOMOBILSKIM VARNOSTNIM STANDARDOM ISO 26262 (»VARNOSTNI DESIGN«). STRANKE MORAJO PRED UPORABO ALI DISTRIBUCIJO KAKRŠNEGA KOLI SISTEMA, KI VKLJUČUJE IZDELKE, TAKŠNE SISTEME TEMELJITO PRESKUSITI ZA VARNOSTNE NAMENE. UPORABA IZDELKOV V VARNOSTNI NAMENI BREZ VARNOSTNEGA ZASNOVA JE POPOLNOMA NA TVEGANJE STRANKE, VELJA SAMO VELJAVNA ZAKONODAJA IN PREDPISI, KI UREJAJO OMEJITVE ODGOVORNOSTI ZA IZDELKE.
Copyright 2020 Xilinx, Inc. Xilinx, logotip Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq in druge označene blagovne znamke, vključene tukaj, so blagovne znamke Xilinxa v Združenih državah in drugih državah. Vse druge blagovne znamke so last njihovih lastnikov.PG357 (v1.1) 23. november 2020, ILA z vmesnikom AXI4-Stream v1.1
Prenos PDF-ja: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Reference

• Uporabniški priročnik