Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Ang Integrated Logic Analyzer (ILA) nga adunay AXI4-Stream Interface core usa ka customizable logic analyzer IP nga magamit sa pagmonitor sa internal signal ug interface sa usa ka disenyo. Ang kinauyokan sa ILA naglakip sa daghang mga advanced feature sa modernong logic analyzers, lakip ang boolean trigger equation ug edge transition triggers. Ang kinauyokan nagtanyag usab sa interface debugging ug kapabilidad sa pag-monitor kauban ang pagsusi sa protocol alang sa memory-mapped nga AXI ug AXI4-Stream. Tungod kay ang ILA core dungan sa disenyo nga gimonitor, ang tanang design clock constraints nga gipadapat sa imong desinyo magamit usab sa mga component sa ILA core. Aron ma-debug ang mga interface sulod sa usa ka disenyo, ang ILA IP kinahanglang idugang sa usa ka block nga disenyo sa Vivado® IP integrator. Sa susama, ang AXI4/AXI4-Stream protocol checking option mahimong ma-enable para sa ILA IP sa IP integrator. Ang mga paglapas sa protocol mahimo unya nga ipakita sa waveform viewer sa Vivado logic analyzer.

Mga bahin

Gipili sa user nga gidaghanon sa probe port ug probe width.

Mga target sa pagtipig nga mapili sa user sama sa block RAM ug UltraRAM
Ang daghang mga port sa probe mahimong mahiusa sa usa ka kahimtang sa pag-trigger.

Mapili sa user nga AXI slots para i-debug ang mga interface sa AXI sa usa ka disenyo.
Mga kapilian nga ma-configure para sa mga interface sa AXI lakip ang mga tipo sa interface ug mga trace sampang giladmon.

Data ug pag-trigger sa kabtangan alang sa mga pagsusi.
Usa ka gidaghanon sa mga komparator ug ang gilapdon alang sa matag probe ug indibidwal nga mga pantalan sulod sa mga interface.

Input/output cross-triggering interface.
Ma-configure nga pipelining alang sa input probes.

AXI4-MM ug AXI4-Stream protocol checking.

Para sa dugang nga impormasyon bahin sa ILA core, tan-awa ang Vivado Design Suite User Guide: Programming and Debugging (UG908).

Mga Kamatuoran sa IP

LogiCORE™ IP Facts Table
Kinauyokan nga Espesipiko
Gisuportahan nga Pamilya sa Device1	Versal™ ACAP
Gisuportahan nga Mga Interface sa Gumagamit	IEEE Standard 1149.1 – JTAG
Gihatagan sa Core
Disenyo Files	RTL
Example Disenyo	Verilog
Bangko sa Pagsulay	Dili Gihatag
Mga pagpugong File	Xilinx® Design Constraints (XDC)
Modelo sa Simulation	Dili Gihatag
Gisuportahan ang S/W Driver	N/A
Gisulayan nga Pag-agos sa Disenyo2
Pagsulod sa Disenyo	Vivado® Design Suite
Simulation	Alang sa gisuportahan nga mga simulator, tan-awa ang Mga Gamit sa Disenyo sa Xilinx: Giya sa Pagpagawas sa Mga Tala.
Synthesis	Vivado Synthesis
Suporta
Tanan nga Vivado IP Change Logs	Master Vivado IP Change Logs: 72775
Suporta sa Xilinx web panid
Mubo nga sulat: 1. Para sa kompletong listahan sa gisuportahan nga mga himan, tan-awa ang Vivado® IP catalog. 2. Alang sa gisuportahan nga mga bersyon sa mga himan, tan-awa ang Mga Gamit sa Disenyo sa Xilinx: Giya sa Pagpagawas sa Mga Tala.

Tapos naview

Pag-navigate sa sulud pinaagi sa Proseso sa Disenyo
Ang dokumentasyon sa Xilinx® giorganisar sa palibot sa usa ka hugpong sa mga standard nga proseso sa pagdesinyo aron matabangan ka nga makit-an ang may kalabotan nga sulud alang sa imong karon nga buluhaton sa pag-uswag. Kini nga dokumento naglangkob sa mosunod nga mga proseso sa disenyo:

Hardware, IP, ug Platform Development: Paghimo sa PL IP blocks para sa hardware platform, paghimo sa PL kernels, subsystem functional simulation, ug pag-evaluate sa Vivado® timing, resource use, ug power closure. Naglakip usab sa pagpalambo sa plataporma sa hardware alang sa paghiusa sa sistema. Ang mga hilisgutan niini nga dokumento nga magamit sa kini nga proseso sa pagdesinyo naglakip sa:
Mga Paglaraw sa Port

Pag-orasan ug Pag-reset
Pag-customize ug Paghimo sa Core

Ubos sa Coreview
Ang mga signal ug mga interface sa disenyo sa FPGA konektado sa usa ka ILA probe ug mga slot input. Kini nga mga signal ug mga interface, nga gilakip sa probe ug mga input sa slot matag usa, mao ang sampnanguna sa katulin sa disenyo ug gitipigan gamit ang on-chip block RAM. Ang mga signal ug mga interface sa disenyo sa Versal™ ACAP konektado sa ILA probe ug mga slot input. Kini nga mga gilakip nga signal ug mga interface mao ang sampnanguna sa katulin sa disenyo gamit ang core clock input ug gitipigan sa on-chip block RAM memory. Ang core nga mga parameter nagtino sa mosunod:

Daghang probe (hangtod sa 512) ug gilapdon sa probe (1 hangtod 1024).

Usa ka gidaghanon sa mga slots ug mga kapilian sa interface.
Pagsubay sampang giladmon.

Data ug/o pag-trigger sa kabtangan alang sa mga pagsusi.
Gidaghanon sa mga komparator alang sa matag probe.

Ang komunikasyon sa ILA core gihimo gamit ang usa ka instance sa AXI Debug Hub nga nagkonektar sa Control, Interface, and Processing System (CIPS) IP core.

Human makarga ang disenyo sa Versal ACAP, gamita ang Vivado® logic analyzer software aron mag-set up og trigger event para sa ILA measurement. Human mahitabo ang trigger, ang sampAng buffer napuno ug gi-upload sa Vivado logic analyzer. Mahimo nimo view kini nga datos gamit ang waveform window. Ang pagsusi sample ug trigger functionality gipatuman sa programmable logic region. On-chip block RAM o UltraRAM nga panumduman base sa target sa pagtipig nga imong gipili sa panahon sa pag-customize nga nagtipig sa datos hangtud nga kini ma-upload sa software. Walay user input o output ang gikinahanglan sa pag-trigger sa mga panghitabo, pagkuha sa data, o sa pagpakigsulti sa ILA core. Ang kinauyokan sa ILA adunay katakus sa pag-monitor sa mga signal sa lebel sa interface, mahimo kini maghatud sa impormasyon sa lebel sa transaksyon sama sa mga talagsaon nga mga transaksyon alang sa mga interface sa AXI4.

ILA Probe Trigger Comparator
Ang matag probe input konektado sa usa ka trigger comparator nga makahimo sa lain-laing mga operasyon. Sa panahon sa pagdagan ang komparator mahimong itakda sa pagbuhat sa = o != mga pagtandi. Naglakip kini sa pagpares nga mga sumbanan sa lebel, sama sa X0XX101. Naglakip usab kini sa pag-ila sa mga transisyon sa ngilit sama sa pagtaas sa ngilit (R), pagkahulog sa ngilit (F), bisan asa nga ngilit (B), o walay pagbalhin (N). Ang trigger comparator makahimo sa mas komplikado nga mga pagtandi, lakip ang >, <, ≥, ug ≤.

IMPORTANTE! Ang komparator gitakda sa oras sa pagdagan pinaagi sa Vivado® logic analyzer.

ILA Trigger Kondisyon
Ang hinungdan nga kondisyon mao ang resulta sa usa ka Boolean nga “UG” o “OR” nga kalkulasyon sa matag usa sa ILA probe trigger comparator resulta. Gamit ang Vivado® logic analyzer, imong pilion kung ang "UG" mag-probe mag-trigger sa mga comparator probes o "OR" kanila. Ang “UG” nga setting maoy hinungdan sa usa ka trigger nga panghitabo kung ang tanan nga ILA probe nga pagtandi natagbaw. Ang “OR” nga setting maoy hinungdan sa usa ka trigger nga panghitabo kung ang bisan unsa sa ILA probe nga pagtandi matagbaw. Ang trigger condition mao ang trigger event nga gigamit para sa ILA trace measurement.

Mga aplikasyon

Ang kinauyokan sa ILA gidesinyo aron magamit sa usa ka aplikasyon nga nanginahanglan pag-verify o pag-debug gamit ang Vivado®. Ang mosunod nga numero nagpakita sa CIPS IP core nagsulat ug nagbasa gikan sa AXI block RAM controller pinaagi sa AXI Network on Chip (NoC). Ang ILA core konektado sa interface net tali sa AXI NoC ug AXI block RAM controller aron mamonitor ang transaksyon sa AXI4 sa hardware manager.

Paglisensya ug Pag-order
Kining Xilinx® LogiCORE™ IP module gihatag nga walay dugang nga gasto sa Xilinx Vivado® Design Suite ubos sa mga termino sa Xilinx End User License.
Mubo nga sulat: Aron mapamatud-an nga kinahanglan nimo ang usa ka lisensya, susiha ang License column sa IP Catalog. Ang gilakip nagpasabot nga ang usa ka lisensya gilakip sa Vivado® Design Suite; Ang pagpalit nagpasabot nga kinahanglan ka mopalit og lisensya aron magamit ang kinauyokan. Ang impormasyon bahin sa ubang Xilinx® LogiCORE™ IP modules anaa sa Xilinx Intellectual Property page. Para sa impormasyon bahin sa pagpresyo ug pagkaanaa sa ubang Xilinx LogiCORE IP modules ug tools, kontaka ang imong lokal nga sales representative sa Xilinx.

Detalye sa Produkto

Mga Paglaraw sa Port
Ang mga musunod nga mga talaan naghatag mga detalye bahin sa mga pantalan ug mga parameter sa ILA.
Mga pantalan sa ILA

Talaan 1: Mga pantalan sa ILA
Ngalan sa Port	I/O	Deskripsyon
clk	I	Disenyo nga orasan nga nag-orasan sa tanan nga trigger ug lohika sa pagtipig.
imbestigasyon [ – 1:0]	I	Probe port input. Ang numero sa probe port anaa sa han-ay gikan sa 0 ngadto sa 511. Ang probe port gilapdon (gipaila sa ) anaa sa han-ay sa 1 ngadto sa 1024. Kinahanglan nimo nga ipahayag kini nga pantalan ingon usa ka vector. Para sa 1-bit port, gamita ang probe [0:0].
trig_out	O	Ang trig_out port mahimong mamugna gikan sa trigger condition o gikan sa external trig_in port. Adunay usa ka run time control gikan sa Logic Analyzer aron mabalhin tali sa trigger condition ug trig_in aron mamaneho trig_out.
trig_in	I	Ang input trigger port nga gigamit sa process based system para sa Embedded Cross Trigger. Mahimong konektado sa laing ILA aron makahimo og cascading Trigger.
slot_ _	I	Interface sa slot. Ang matang sa interface gihimo nga dinamikong gibase sa slot_ _ Parameter nga tipo sa interface. Ang indibidwal nga mga pantalan sulod sa mga interface anaa alang sa pagmonitor sa hardware manager.
trig_out_ack	I	Usa ka pag-ila sa trig_out.
trig_in_ack	O	Usa ka pag-ila sa trig_in.
resetn	I	Uri sa Input sa ILA kung itakda sa 'Interface Monitor', kini nga pantalan kinahanglan nga parehas nga signal sa pag-reset nga dungan sa lohika sa disenyo nga gilakip sa Slot_ _ mga pantalan sa ILA core.
S_AXIS	I/O	Opsyonal nga pantalan. Gigamit alang sa manwal nga koneksyon sa AXI Debug Hub core kung ang 'Enable AXI4- Stream Interface para sa Manul Connection sa AXI Debug Hub' gipili sa Advanced Options.
M_AXIS	I/O	Opsyonal nga pantalan. Gigamit alang sa manwal nga koneksyon sa AXI Debug Hub core kung ang 'Enable AXI4- Stream Interface para sa Manwal nga Koneksyon sa AXI Debug Hub' gipili sa 'Advanced Options'.

Talaan 1: Mga pantalan sa ILA (gipadayon)
Ngalan sa Port	I/O	Deskripsyon
aresetn	I	Opsyonal nga pantalan. Gigamit alang sa manwal nga koneksyon sa AXI Debug Hub core kung ang 'Enable AXI4- Stream Interface para sa Manwal nga Koneksyon sa AXI Debug Hub' gipili sa 'Advanced Options'. Kini nga pantalan kinahanglan nga dungan sa pag-reset nga pantalan sa AXI Debug Hub.
acl	I	Opsyonal nga pantalan. Gigamit alang sa manwal nga koneksyon sa AXI Debug Hub core kung ang 'Enable AXI4- Stream Interface para sa Manwal nga Koneksyon sa AXI Debug Hub' gipili sa 'Advanced Options'. Kini nga pantalan kinahanglan nga dungan sa orasan nga pantalan sa AXI Debug Hub.

Mga Parametro sa ILA

Talaan 2: Mga Parametro sa ILA
Parameter	Gitugotan Mga bili	Mga default nga Bili	Deskripsyon
Component_Ngalan	String nga adunay A–Z, 0–9, ug _ (underscore)	ila_0	Ngalan sa instantiated component.
C_NUM_OF_PROBES	1–512	1	Gidaghanon sa ILA probe ports.
C_MEMORY_TYPE	0, 1	0	Target sa pagtipig alang sa nakuha nga datos. 0 katumbas sa block RAM ug 1 katumbas sa UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Probe storage buffer giladmon. Kini nga numero nagrepresentar sa maximum nga gidaghanon sa samples nga mahimong tipigan sa run time para sa matag probe input.
C_PROBE _KALABAW	1–1024	1	Ang gilapdon sa probe port . asa mao ang probe port nga adunay kantidad gikan sa 0 hangtod 1,023.
C_TRIGOUT_EN	Tinuod/Bakak	BAKAK	Makapahimo sa trig out functionality. Ang mga port trig_out ug trig_out_ack gigamit.
C_TRIGIN_EN	Tinuod/Bakak	BAKAK	Makapahimo sa trig sa pagpaandar. Ang mga port trig_in ug trig_in_ack gigamit.
C_INPUT_PIPE_STAGES	0–6	0	Idugang ang dugang nga mga flop sa mga port sa probe. Usa ka parameter ang magamit sa tanan nga mga port sa probe.
ALL_PROBE_SAME_MU	Tinuod/Bakak	TINUOD	Gipugos niini ang parehas nga pagtandi sa mga yunit sa kantidad (mga yunit sa pagpares) sa tanan nga mga pagsusi.
C_PROBE _MU_CNT	1–16	1	Gidaghanon sa Itandi ang Bili (Match) nga mga yunit matag probe. Kini balido lamang kung ang ALL_PROBE_SAME_MU FALSE.
C_PROBE _MATANG	DATA ug TRIGGER, TRIGGER, DATA	DATA ug TRIGGER	Aron makapili usa ka pinili nga probe para sa pagtino sa kahimtang sa pag-trigger o alang sa katuyoan sa pagtipig sa datos o alang sa duha.
C_ADV_TRIGGER	Tinuod/Bakak	BAKAK	Makapahimo sa opsyon sa advance trigger. Makapahimo kini sa trigger state machine ug mahimo nimong isulat ang imong kaugalingon nga han-ay sa pag-trigger sa Vivado Logic Analyzer.

Talaan 2: Mga Parametro sa ILA (gipadayon)
Parameter	Gitugotan Mga bili	Mga default nga Bili	Deskripsyon
C_NUM_MONITOR_SLOTS	1-11	1	Gidaghanon sa Interface Slots.
Mubo nga sulat: 1. Limitado sa 1,024 ang kinatas-ang gidaghanon sa mga unit sa pagtandi sa bili (match). Alang sa sukaranan nga gatilyo (C_ADV_TRIGGER = FALSE), ang matag probe adunay usa ka itandi nga yunit sa kantidad (sama sa naunang bersyon). Apan para sa advance trigger option (C_ADV_TRIGGER = TINUOD), kini nagpasabot nga ang tagsa-tagsa nga mga probes mahimo gihapon nga adunay posible nga pagpili sa gidaghanon sa itandi ang mga kantidad nga mga yunit gikan sa usa ngadto sa upat. Apan ang tanan nga pagtandi sa mga yunit sa kantidad kinahanglan dili molapas sa 1,024. Kini nagpasabut, kung kinahanglan nimo ang upat nga itandi ang mga yunit matag probe unya gitugotan ka nga mogamit lamang sa 256 nga mga pagsusi.

Pagdesinyo gamit ang Core

Kini nga seksyon naglakip sa mga giya ug dugang nga impormasyon aron mapadali ang pagdesinyo sa kinauyokan.

Pag-oras
Ang clk input port mao ang orasan nga gigamit sa ILA core aron irehistro ang probe values. Alang sa labing maayo nga mga resulta, kini kinahanglan nga parehas nga signal sa orasan nga dungan sa disenyo nga logic nga gilakip sa mga probe port sa ILA core. Kung mano-mano ang pagkonektar sa AXI Debug Hub, ang signal sa aclk kinahanglan nga dungan sa input port sa orasan sa AXI Debug Hub.

Gi-reset
Kung magbutang ka usa ka ILA Input Type sa Interface Monitor, ang pag-reset sa port kinahanglan nga parehas nga signal sa pag-reset nga dungan sa lohika sa disenyo kansang interface gilakip sa.
slot_ _ pantalan sa ILA core. Para sa manwal nga koneksyon sa usa ka AXI Debug Hub core, ang present port kinahanglan nga dungan sa reset port sa usa ka AXI Debug Hub core.

Mga Lakang sa Pag-agos sa Disenyo
Kini nga seksyon naghulagway sa pag-customize ug pagmugna sa kinauyokan, pagpugong sa kinauyokan, ug sa simulation, synthesis, ug pagpatuman nga mga lakang nga espesipiko niini nga IP core. Ang mas detalyadong impormasyon bahin sa standard Vivado® design flows ug ang IP integrator makita sa mosunod nga Vivado Design Suite user guides:

Giya sa Gumagamit sa Vivado Design Suite: Pagdisenyo sa mga Subsystem sa IP gamit ang IP Integrator (UG994)
Giya sa Gumagamit sa Vivado Design Suite: Pagdesinyo gamit ang IP (UG896)
Giya sa Gumagamit sa Vivado Design Suite: Pagsugod (UG910)
Giya sa Gumagamit sa Vivado Design Suite: Logic Simulation (UG900)

Pag-customize ug Paghimo sa Core

Kini nga seksyon naglakip sa kasayuran mahitungod sa paggamit sa Xilinx® nga mga himan aron ipasibo ug makamugna ang kinauyokan sa Vivado® Design Suite. Kung ikaw nag-customize ug nagmugna sa kinauyokan sa Vivado IP integrator, tan-awa ang Vivado Design Suite User Guide: Designing IP Subsystems gamit ang IP Integrator (UG994) para sa detalyadong impormasyon. Ang IP integrator mahimong awtomatik nga mag-compute sa pipila ka mga kantidad sa pag-configure kung mag-validate o maghimo sa disenyo. Aron masusi kung nagbag-o ba ang mga kantidad, tan-awa ang paghulagway sa parameter niini nga kapitulo. Sa view ang bili sa parameter, padagana ang validate_bd_design nga sugo sa Tcl console. Mahimo nimong ipasibo ang IP aron magamit sa imong disenyo pinaagi sa pagtino sa mga kantidad alang sa lain-laing mga parameter nga may kalabutan sa IP core gamit ang mosunod nga mga lakang:

Pilia ang IP gikan sa IP catalog.
Doble-klik ang pinili nga IP o pilia ang I-customize nga IP command gikan sa toolbar o i-right-click ang menu.

Para sa mga detalye, tan-awa ang Vivado Design Suite User Guide: Designing with IP (UG896) ug ang Vivado Design Suite User Guide: Getting Started (UG910). Ang mga numero niini nga kapitulo mga ilustrasyon sa Vivado IDE. Ang layout nga gihulagway dinhi mahimong magkalahi gikan sa kasamtangan nga bersyon.

Aron ma-access ang core, buhata ang mosunod:

Ablihi ang usa ka proyekto pinaagi sa pagpili File unya Open Project o paghimo og bag-ong proyekto pinaagi sa pagpili File unya Bag-ong Proyekto sa Vivado.
Ablihi ang IP catalog ug pag-navigate sa bisan unsang mga taxonomy.

Doble nga pag-klik sa ILA aron madala ang kinauyokan nga ngalan nga Vivado IDE.

Kinatibuk-ang mga Opsyon Panel
Ang mosunod nga numero nagpakita sa tab nga General Options sa Native setting nga nagtugot kanimo sa pagtino sa mga kapilian:

Ang mosunod nga numero nagpakita sa General Options tab sa AXI setting nga nagtugot kanimo sa pagtino sa mga kapilian:

Ngalan sa Component: Gamita kini nga field sa text para maghatag ug talagsaong pangalan sa module para sa ILA core.

Uri sa Input sa ILA: Kini nga kapilian nagtino kung unsang klase sa interface o signal nga ILA ang kinahanglan nga mag-debug. Sa pagkakaron, ang mga bili alang niini nga parameter mao ang "Native Probes", "Interface Monitor" ug "Mixed."
Gidaghanon sa mga Probe: Gamita kini nga text field aron mapili ang gidaghanon sa mga probe port sa ILA core. Ang balido nga range nga gigamit sa Vivado® IDE mao ang 1 ngadto sa 64. Kung kinahanglan nimo ang labaw sa 64 nga probe port, kinahanglan nimo nga gamiton ang Tcl command flow aron makamugna ang ILA core.
Pipila ka Interface Slots (anaa ra sa Interface Monitor type ug Mixed type): Kini nga opsyon nagtugot kanimo sa pagpili sa gidaghanon sa AXI interface slots nga kinahanglang konektado sa ILA.

Parehas nga Gidaghanon sa mga Comparator para sa Tanang Probe Ports: Ang gidaghanon sa mga comparator matag probe mahimong ma-configure niini nga panel. Ang parehas nga gidaghanon sa mga komparator alang sa tanan nga mga pagsusi mahimong magamit pinaagi sa pagpili.

Mga Panel sa Probe Port
Ang mosunod nga numero nagpakita sa Probe Ports tab nga nagtugot kanimo sa pagtino sa mga setting:

Probe Port Panel: Ang gilapdon sa matag Probe Port mahimong ma-configure sa Probe Port Panels. Ang matag Probe Port Panel adunay hangtod sa pito ka mga pantalan.
Probe Width: Ang gilapdon sa matag Probe Port mahimong hisgutan. Ang balido nga range mao ang 1 hangtod 1024.
Gidaghanon sa mga Magkumpara: Kini nga opsyon ma-enable lamang kung ang opsyon nga "Parehas nga Gidaghanon sa mga Comparator para sa Tanang Probe Ports" gi-disable. Ang usa ka komparator alang sa matag probe sa range 1 hangtod 16 mahimong itakda.

Data ug/o Trigger: Ang tipo sa probe para sa matag probe mahimong itakda gamit kini nga opsyon. Ang balido nga mga kapilian mao ang DATA_and_TRIGGER, DATA ug TRIGGER.
Mga Opsyon sa Pagtandi: Ang matang sa operasyon o pagtandi alang sa matag probe mahimong itakda gamit kini nga opsyon.

Mga Opsyon sa Interface
Ang mosunod nga numero nagpakita sa Interface Options tab kung ang Interface Monitor o Mixed type gipili para sa ILA input type:

Type sa Interface: Vendor, Library, Name, and Version (VLNV) sa interface nga bantayan sa ILA core.
AXI-MM ID Width: Gipili ang ID width sa AXI interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.

AXI-MM Data Width: Gipili ang mga parameter nga katumbas sa slot_Gipili ang Data width sa AXI interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
AXI-MM Address Width: Gipili ang Address width sa AXI interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-enable ang AXI-MM/Stream Protocol Checker: I-enable ang AXI4-MM o AXI4-Stream protocol checker para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM o AXI4-Stream, diin mao ang slot number.

I-enable ang Transaction Tracking Counter: Makapahimo sa AXI4-MM transaction tracking capability.
Gidaghanon sa Outstanding Read Transactions: Nagtino sa gidaghanon sa outstanding Read nga mga transaksyon kada ID. Ang bili kinahanglan nga katumbas o labaw pa sa gidaghanon sa mga outstanding Read nga mga transaksyon alang niana nga koneksyon.
Gidaghanon sa Outstanding Write Transactions: Gipiho ang gidaghanon sa outstanding Write transactions kada ID. Ang bili kinahanglan nga katumbas o labaw pa sa gidaghanon sa mga outstanding nga mga transaksyon sa Pagsulat alang niana nga koneksyon.

Pag-monitor sa mga signal sa APC Status: I-enable ang pagmonitor sa mga signal sa status sa APC para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI read address channel isip Data: Pilia ang read address channel signals para sa data storage purpose para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI read address channel isip Trigger: Pilia ang read address channel signals para sa pagtino sa trigger condition para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.

I-configure ang AXI read data channel isip Data: Pilia ang read data channel signals para sa data storage purposes para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI read data channel isip Trigger: Pilia ang read data channel signals para sa pagtino sa trigger conditions para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI write address channel isip Data: Pilia ang write address channel signals alang sa data storage purpose para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.

I-configure ang AXI write address channel isip Trigger: Pilia ang write address channel signals para sa pagpiho sa trigger conditions para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI write data channel isip Data: Pilia ang write data channel signals para sa data storage purpose para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI write data channel isip Trigger: Pilia ang write data channel signals para sa pagtino sa trigger condition para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.

I-configure ang AXI write response channel isip Data: Pilia ang write response channel signals para sa data storage purposes para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
I-configure ang AXI write response channel isip Trigger: Pilia ang write response channel signals para sa pagtino sa trigger condition para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-MM, diin mao ang slot number.
AXI-Stream Tdata Width: Gipili ang Tdata width sa AXI-Stream interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-Stream, diin mao ang slot number.

AXI-Stream TID Width: Gipili ang TID width sa AXI-Stream interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-Stream, diin mao ang slot number.
AXI-Stream TUSER Width: Gipili ang TUSER width sa AXI-Stream interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-Stream, diin mao ang slot number.
AXI-Stream TDEST Width: Gipili ang TDEST nga gilapdon sa AXI-Stream interface kung ang slot_ Ang tipo sa interface gi-configure ingon AXI-Stream, diin mao ang slot number.

I-configure ang AXIS Signals as Data: Pilia ang AXI4-Stream signals para sa data storage purpose para sa slot
sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-Stream kung diin mao ang slot number.
I-configure ang AXIS Signals as Trigger: Pilia ang AXI4-Stream signals para sa pagtino sa trigger condition para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon AXI-Stream, diin mao ang slot number.
I-configure ang Slot isip Data ug/o Trigger: Nagpili sa dili-AXI nga mga signal sa slot para sa pagtino sa kondisyon sa pag-trigger o alang sa katuyoan sa pagtipig sa datos o alang sa duha para sa slot sa diha nga ang slot_ Ang tipo sa interface gi-configure ingon non-AXI, diin mao ang slot number.

Mga Opsyon sa Pagtipig
Ang mosunud nga numero nagpakita sa tab nga Mga Opsyon sa Pagtipig nga nagtugot kanimo sa pagpili sa tipo sa target sa pagtipig ug giladmon sa panumduman nga gamiton:

Target sa Pagtipig: Kini nga parameter gigamit aron mapili ang tipo sa target sa pagtipig gikan sa drop-down menu.

Data Depth: Kini nga parameter gigamit sa pagpili sa usa ka angay nga sample depth gikan sa drop-down menu.

Advanced nga mga Opsyon
Ang mosunod nga numero nagpakita sa tab nga Advanced Options:

I-enable ang AXI4-Stream Interface para sa Manwal nga Koneksyon sa AXI Debug Hub: Kung ma-enable, kini nga opsyon maghatag ug AXIS interface para sa IP nga makonektar sa AXI Debug Hub.
I-enable ang Trigger Input Interface: Susiha kini nga opsyon aron mahimo ang opsyonal nga trigger input port.
I-enable ang Trigger Output Interface: Susiha kini nga opsyon aron mahimo ang opsyonal nga trigger output port.

Input Pipe Stages: Pilia ang gidaghanon sa mga rehistro nga gusto nimong idugang alang sa pagsusi aron mapauswag ang mga resulta sa pagpatuman. Kini nga parameter magamit sa tanan nga mga probe.
Advanced Trigger: Susiha aron mahimo ang state machine-based trigger sequencing.

Pagmugna sa Output
Para sa mga detalye, tan-awa ang Vivado Design Suite User Guide: Designing with IP (UG896).

Pagpugong sa Core

Gikinahanglan nga mga Pagpugong
Ang ILA core naglakip sa usa ka XDC file nga naglangkob sa angay nga sayop nga mga pagpugong sa dalan aron mapugngan ang sobra nga pagpugong sa mga agianan sa pag-synchronize sa domain sa orasan. Gilauman usab nga ang signal sa orasan nga konektado sa clk input port sa ILA core husto nga gipugngan sa imong disenyo.

Mga Pagpili sa Device, Package, ug Speed Grade
Kini nga seksyon dili magamit alang niining IP core.

Mga Frequency sa Orasan
Kini nga seksyon dili magamit alang niining IP core.

Pagdumala sa Orasan
Kini nga seksyon dili magamit alang niining IP core.
Pagpahimutang sa Orasan
Kini nga seksyon dili magamit alang niining IP core.
Pagbangko
Kini nga seksyon dili magamit alang niining IP core.

Pagbutang sa Transceiver
Kini nga seksyon dili magamit alang niining IP core.
I/O Standard ug Placement
Kini nga seksyon dili magamit alang niining IP core.

Simulation

Para sa komprehensibong impormasyon bahin sa Vivado® simulation component, ingon man impormasyon bahin sa paggamit sa gisuportahan nga third-party nga mga himan, tan-awa ang Vivado Design Suite User Guide: Logic Simulation (UG900).

Synthesis ug Implementasyon
Para sa mga detalye bahin sa synthesis ug pagpatuman, tan-awa ang Vivado Design Suite User Guide: Designing with IP (UG896).

Pag-debug

Kini nga apendise naglakip sa mga detalye bahin sa mga kapanguhaan nga anaa sa Suporta sa Xilinx® website ug mga gamit sa pag-debug. Kung ang IP nanginahanglan usa ka yawe sa lisensya, ang yawe kinahanglan nga mapamatud-an. Ang Vivado® nga mga galamiton sa disenyo adunay daghang mga checkpoint sa lisensya alang sa pag-gating sa lisensyado nga IP pinaagi sa agos. Kung ang pagsusi sa lisensya molampos, ang IP mahimong magpadayon sa henerasyon. Kung dili, ang henerasyon mohunong sa usa ka sayup. Ang mga checkpoint sa lisensya gipatuman pinaagi sa mosunod nga mga himan:

Vivado Synthesis

Pagpatuman sa Vivado
write_bitstream (Tcl command)

IMPORTANTE! Ang lebel sa lisensya sa IP wala tagda sa mga checkpoint. Ang pagsulay nagpamatuod nga adunay balido nga lisensya. Wala kini magsusi sa lebel sa lisensya sa IP.

Pagpangita og Tabang sa Xilinx.com

Aron makatabang sa disenyo ug proseso sa pag-debug kung gamiton ang kinauyokan, ang Suporta sa Xilinx web Ang panid naglangkob sa hinungdanon nga mga kapanguhaan sama sa dokumentasyon sa produkto, mga nota sa pagpagawas, mga rekord sa tubag, kasayuran bahin sa nahibal-an nga mga isyu, ug mga link alang sa pagkuha sa dugang nga suporta sa produkto. Anaa usab ang Xilinx Community Forums diin ang mga miyembro makakat-on, makaapil, makapaambit, ug makapangutana bahin sa mga solusyon sa Xilinx.

Dokumentasyon
Kini nga giya sa produkto mao ang nag-unang dokumento nga nalangkit sa kinauyokan. Kini nga giya, uban ang dokumentasyon nga may kalabutan sa tanan nga mga produkto nga makatabang sa proseso sa pagdesinyo, makita sa Suporta sa Xilinx web panid o pinaagi sa paggamit sa Xilinx® Documentation Navigator. I-download ang Xilinx Documentation Navigator gikan sa Downloads page. Alang sa dugang nga impormasyon bahin niini nga himan ug sa mga feature nga anaa, ablihi ang online nga tabang human sa pag-instalar.

Mga Rekord sa Pagtubag
Ang Answer Records naglakip sa impormasyon mahitungod sa kasagarang nasugatan nga mga problema, makatabang nga impormasyon kon unsaon pagsulbad niini nga mga problema, ug bisan unsang nahibal-an nga mga isyu sa usa ka produkto sa Xilinx. Ang Mga Rekord sa Tubag gihimo ug gipadayon matag adlaw aron masiguro nga ang mga tiggamit adunay access sa labing tukma nga kasayuran nga magamit. Ang Mga Rekord sa Tubag alang niini nga kinauyokan mahimong makit-an pinaagi sa paggamit sa kahon sa Suporta sa Pagpangita sa panguna nga suporta sa Xilinx web panid. Aron mapadako ang imong mga resulta sa pagpangita, gamita ang mga keyword sama sa:

Ngalan sa produkto
(mga) mensahe sa himan
Summary sa isyu nga nasugatan

Anaa ang usa ka pangita sa filter human mabalik ang mga resulta aron mas mapuntirya ang mga resulta.

Teknikal nga Suporta
Naghatag ang Xilinx og teknikal nga suporta sa Xilinx Community Forums para niining LogiCORE™ IP nga produkto kung gigamit ingon nga gihulagway sa dokumentasyon sa produkto. Ang Xilinx dili makagarantiya sa timing, functionality, o suporta kung buhaton nimo ang bisan unsa sa mosunod:

Ipatuman ang solusyon sa mga himan nga wala gihubit sa dokumentasyon.

Ipasibo ang solusyon nga labaw sa gitugotan sa dokumentasyon sa produkto.
Usba ang bisan unsang seksyon sa disenyo nga gimarkahan nga AYAW PAG-BAG-O.

Para makapangutana, adto sa Xilinx Community Forums.

Dugang nga mga Kapanguhaan ug Legal nga Pahibalo

Mga Kapanguhaan sa Xilinx
Alang sa mga kapanguhaan sa suporta sama sa Mga Tubag, Dokumentasyon, Pag-download, ug Mga Forum, tan-awa ang Suporta sa Xilinx.

Documentation Navigator ug Design Hubs
Ang Xilinx® Documentation Navigator (DocNav) naghatag og access sa Xilinx nga mga dokumento, video, ug suporta nga mga kapanguhaan, nga mahimo nimong i-filter ug pangitaon aron makakita og impormasyon. Aron maablihan ang DocNav:

• Gikan sa Vivado® IDE, pilia ang Help → Documentation and Tutorials.
• Sa Windows, pilia ang Start → All Programs → Xilinx Design Tools → DocNav.
• Sa Linux command prompt, isulod ang docnav.

Ang Xilinx Design Hubs naghatag og mga link sa dokumentasyon nga gi-organisar sa mga buluhaton sa disenyo ug uban pang mga hilisgutan, nga imong magamit sa pagkat-on sa mga importanteng konsepto ug pagtubag sa kanunay nga mga pangutana. Aron ma-access ang Design Hubs:

Sa DocNav, i-klik ang Design Hubs View tab.
Sa Xilinx website, tan-awa ang pahina sa Design Hubs.

Mubo nga sulat: Para sa dugang nga impormasyon sa DocNav, tan-awa ang Documentation Navigator page sa Xilinx website.

Mga pakisayran
Kini nga mga dokumento naghatag og dugang nga materyal nga mapuslanon uban niini nga giya:

Giya sa Gumagamit sa Vivado Design Suite: Programming ug Debugging (UG908)

Giya sa Gumagamit sa Vivado Design Suite: Pagdesinyo gamit ang IP (UG896)
Giya sa Gumagamit sa Vivado Design Suite: Pagdisenyo sa mga Subsystem sa IP gamit ang IP Integrator (UG994)
Giya sa Gumagamit sa Vivado Design Suite: Pagsugod (UG910)

Giya sa Gumagamit sa Vivado Design Suite: Logic Simulation (UG900)
Giya sa Gumagamit sa Vivado Design Suite: Pagpatuman (UG904)
ISE ngadto sa Vivado Design Suite Migration Guide (UG911)

AXI Protocol Checker LogiCORE IP Product Guide (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Kasaysayan sa Pagbag-o
Ang mosunod nga talaan nagpakita sa kasaysayan sa rebisyon alang niini nga dokumento.

Seksyon	Sumaryo sa Rebisyon
11/23/2020 Bersyon 1.1
Inisyal nga pagpagawas.	N/A

Palihug Basaha: Importante nga Legal nga Pahibalo
Ang impormasyon nga gibutyag kanimo ubos niini (ang "Mga Materyal") gihatag alang lamang sa pagpili ug paggamit sa mga produkto sa Xilinx. Sa pinakataas nga gidak-on nga gitugot sa magamit nga balaod: (1) Ang mga materyal gihimo nga magamit "AS IS" ug uban ang tanan nga mga sayup, ang Xilinx niini nga gisalikway ang TANANG WARRANTY UG KONDISYON, NAGPASABOT, GIPAHIBALO, O STATUTORY, LAKIP APAN DILI LIMITADO SA WARRANTY OF MERCHANTABILITY, NON -Paglapas, O KAAYO SA BISAN UNSANG PARTIKULAR NGA KATUYOAN; ug (2) Xilinx dili manubag (bisan kon sa kontrata o tort, lakip na ang pagpasagad, o ubos sa bisan unsa nga lain nga teorya sa tulubagon) alang sa bisan unsa nga pagkawala o kadaot sa bisan unsa nga matang o kinaiyahan nga may kalabutan sa, nga mitumaw ubos, o may kalabutan sa, ang mga Materyal (lakip ang imong paggamit sa mga Materyal), lakip ang alang sa bisan unsang direkta, dili direkta, espesyal, sulagma, o sangputanan nga pagkawala o kadaot (lakip ang pagkawala sa datos, ganansya, maayong kabubut-on, o bisan unsang matang sa pagkawala o kadaot nga nahiaguman tungod sa bisan unsang aksyon nga gidala sa usa ka ikatulo nga partido) bisan kung ang ingon nga kadaot o kapildihan makatarunganon nga makit-an o ang Xilinx gitambagan sa posibilidad sa parehas.

Wala'y obligasyon ang Xilinx sa pagtul-id sa bisan unsang mga sayup nga anaa sa Mga Materyal o sa pagpahibalo kanimo sa mga update sa Mga Materyal o sa mga detalye sa produkto. Mahimong dili nimo kopyahon, usbon, ipang-apod-apod, o ipakita sa publiko ang Mga Materyal nga wala’y nakasulat nga pagtugot. Ang pipila ka mga produkto ubos sa mga termino ug kondisyon sa limitado nga warranty sa Xilinx, palihug tan-awa ang Mga Termino sa Pagbaligya sa Xilinx nga mahimong viewed sa https://www.xilinx.com/legal.htm#tos; Ang mga IP core mahimong ipailalom sa warranty ug suporta nga mga termino nga anaa sa usa ka lisensya nga gihatag kanimo sa Xilinx. Ang mga produkto sa Xilinx wala gidesinyo o gituyo nga mahimong mapakyas-luwas o para magamit sa bisan unsang aplikasyon nga nanginahanglan nga dili luwas nga pasundayag; imong giangkon ang bugtong risgo ug tulubagon sa paggamit sa mga produkto sa Xilinx sa mga kritikal nga aplikasyon, palihog tan-awa ang Mga Termino sa Pagbaligya sa Xilinx nga mahimong viewed sa https://www.xilinx.com/legal.htm#tos.
Kini nga dokumento naglangkob sa pasiuna nga kasayuran ug mahimong usbon nga wala’y pahibalo. Ang impormasyon nga gihatag dinhi may kalabotan sa mga produkto ug/o mga serbisyo nga wala pa magamit alang sa pagbaligya, ug gihatag alang lamang sa katuyoan sa kasayuran ug wala gituyo, o ipasabut, ingon usa ka tanyag nga ibaligya o pagsulay nga komersyalisasyon sa mga produkto ug/o serbisyo nga gitumong sa dinhi.

DISCLAIMER SA AUTOMOTIVE APPLICATIONS
ANG MGA PRODUKTO SA AUTOMOTIBONG (GIKILALA NGA “XA” SA NUMERO SA BAHIN) DILI GARANTOS NGA GAMITON SA PAGDEPLOY SA MGA AIRBAG O PARA GAMITON SA MGA APLIKASYON NGA MAKAAPEKTO SA PAGKONTROL SA SAKYANAN (“SAFETY APPLICATION”) GAWAS KUNG ADUNAY SAFERED CONCEPT CONCEPT UBAN SA ISO 26262 AUTOMOTIVE SAFETY STANDARD (“SAFETY DESIGN”). ANG MGA KUSTOMER KINAHANGLAN, SA DI PA GAMITON O I-DI-DIBUTE ANG BISAN UNSANG SISTEMA NGA NAGSULOD SA MGA PRODUKTO, HUNA-HUNA NGA SULAYI ANG MAONG MGA SISTEMA ALANG SA KATUYOAN SA KALIGTASAN. ANG PAGGAMIT SA MGA PRODUKTO SA APLIKASYON SA KALIGTASAN NGA WALAY DESIGN SA KALIGTASAN HINGPIT NGA NAA SA RISGO SA KUSTOMER, NAALAM LAMANG SA MAAMIT NGA MGA BALAOD UG REGULATIONS NGA NAGAPANGHIGAYON SA MGA LIMITASYON SA PRODUKTO LIABILIDAD.
Copyright 2020 Xilinx, Inc. Xilinx, ang Xilinx logo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, ug uban pang gitudlo nga mga tatak nga gilakip dinhi mga marka sa pamatigayon sa Xilinx sa Estados Unidos ug uban pang mga nasud. Ang tanan nga ubang mga marka sa pamatigayon gipanag-iya sa ilang tag-iya.PG357 (v1.1) Nobyembre 23, 2020, ILA nga adunay AXI4-Stream Interface v1.1
Pag-download sa PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Mga pakisayran

Manwal sa Gumagamit