Guia do Analisador Lógico Integrado Xilinx AXI4-Stream

O Integrated Logic Analyzer (ILA) com núcleo AXI4-Stream Interface é um analisador lógico IP personalizável que pode ser usado para monitorar os sinais internos e interfaces de um projeto. O núcleo do ILA inclui muitos recursos avançados de analisadores lógicos modernos, incluindo equações de disparo booleano e disparos de transição de borda. O núcleo também oferece capacidade de depuração e monitoramento de interface junto com verificação de protocolo para AXI e AXI4-Stream mapeados em memória. Como o núcleo ILA é síncrono com o projeto que está sendo monitorado, todas as restrições de relógio de projeto aplicadas ao seu projeto também são aplicadas aos componentes do núcleo ILA. Para depurar interfaces dentro de um design, o ILA IP precisa ser adicionado a um design de bloco no integrador Vivado® IP. Da mesma forma, a opção de verificação do protocolo AXI4/AXI4-Stream pode ser habilitada para ILA IP no integrador IP. As violações do protocolo podem ser exibidas na forma de onda viewer do analisador lógico Vivado.

Características

Número de portas de sonda e largura da sonda selecionáveis pelo usuário.

Alvos de armazenamento selecionáveis pelo usuário, como bloco RAM e UltraRAM
Várias portas de sonda podem ser combinadas em uma única condição de disparo.

Slots AXI selecionáveis pelo usuário para depurar interfaces AXI em um design.
Opções configuráveis para interfaces AXI, incluindo tipos de interface e rastreamentosample profundidade.

Propriedade de dados e gatilho para testes.
Vários comparadores e a largura de cada sonda e portas individuais nas interfaces.

Interfaces de disparo cruzado de entrada/saída.
Pipelining configurável para testes de entrada.

Verificação dos protocolos AXI4-MM e AXI4-Stream.

Para obter mais informações sobre o núcleo ILA, consulte o Guia do usuário do Vivado Design Suite: Programação e depuração (UG908).

Fatos de PI

Tabela de fatos IP LogiCORE™
Especificações principais
Família de dispositivos suportados1	Versal™ ACAP
Interfaces de usuário suportadas	Padrão IEEE 1149.1 – JTAG
Fornecido com Núcleo
Projeto Files	Direto ao ponto
ExampLe Design	Verilog
Banco de Testes	Não fornecido
Restrições File	Restrições de projeto Xilinx® (XDC)
Modelo de simulação	Não fornecido
Driver S/W suportado	N / D
Fluxos de projeto testados2
Design de entrada	Suíte de Design Vivado®
Simulação	Para simuladores suportados, consulte o Ferramentas de design Xilinx: guia de notas de versão.
Síntese	Síntese Vivado
Apoiar
Todos os registros de alterações de IP do Vivado	Registros de alterações de IP do Master Vivado: 72775
Suporte Xilinx web página
Notas: 1. Para obter uma lista completa de dispositivos suportados, consulte o catálogo Vivado® IP. 2. Para ver as versões suportadas das ferramentas, consulte o Ferramentas de design Xilinx: guia de notas de versão.

Sobreview

Navegando pelo conteúdo por processo de design
A documentação do Xilinx® é organizada em torno de um conjunto de processos de design padrão para ajudá-lo a encontrar conteúdo relevante para sua tarefa de desenvolvimento atual. Este documento cobre os seguintes processos de design:

Desenvolvimento de Hardware, IP e Plataforma: Criação dos blocos PL IP para a plataforma de hardware, criação de kernels PL, simulação funcional do subsistema e avaliação do tempo do Vivado®, uso de recursos e fechamento de energia. Também envolve o desenvolvimento da plataforma de hardware para integração do sistema. Os tópicos deste documento que se aplicam a este processo de design incluem:
Descrições de porta

Relógio e redefinições
Personalizando e gerando o núcleo

Núcleo encerradoview
Sinais e interfaces no design FPGA são conectados a uma ponta de prova ILA e entradas de slot. Esses sinais e interfaces, anexados às entradas da ponta de prova e do slot, respectivamente, sãoampconduzido em velocidades de projeto e armazenado usando bloco de RAM no chip. Sinais e interfaces no design Versal™ ACAP são conectados à sonda ILA e às entradas do slot. Esses sinais e interfaces anexados sãoampconduzido em velocidades de projeto usando a entrada do clock principal e armazenado em memórias RAM de bloco no chip. Os parâmetros principais especificam o seguinte:

Um número de sondas (até 512) e largura de sonda (1 a 1024).

Vários slots e opções de interface.
Rastreamentoample profundidade.

Propriedade de dados e/ou gatilho para testes.
Número de comparadores para cada sonda.

A comunicação com o núcleo ILA é conduzida usando uma instância do AXI Debug Hub que se conecta ao núcleo IP do sistema de controle, interface e processamento (CIPS).

Depois que o projeto for carregado no Versal ACAP, use o software analisador lógico Vivado® para configurar um evento de disparo para a medição de ILA. Depois que o gatilho ocorre, o sample buffer é preenchido e carregado no analisador lógico Vivado. Você pode view esses dados usando a janela de forma de onda. A sondaampA funcionalidade de arquivo e gatilho é implementada na região lógica programável. Bloco de memória RAM ou UltraRAM no chip com base no destino de armazenamento que você selecionou durante a personalização, que armazena os dados até que sejam carregados pelo software. Nenhuma entrada ou saída do usuário é necessária para acionar eventos, capturar dados ou se comunicar com o núcleo do ILA. O núcleo ILA é capaz de monitorar sinais em nível de interface e pode transmitir informações em nível de transação, como transações pendentes para interfaces AXI4.

Comparador de gatilho de sonda ILA
Cada entrada de ponta de prova está conectada a um comparador de disparo que é capaz de realizar diversas operações. Em tempo de execução, o comparador pode ser configurado para realizar comparações = ou !=. Isso inclui padrões de nível correspondentes, como X0XX101. Também inclui a detecção de transições de borda, como borda ascendente (R), borda descendente (F), qualquer borda (B) ou nenhuma transição (N). O comparador de gatilho pode realizar comparações mais complexas, incluindo >, <, ≥ e ≤.

IMPORTANTE! O comparador é configurado em tempo de execução através do analisador lógico Vivado®.

Condição de gatilho ILA
A condição de disparo é o resultado de um cálculo booleano “AND” ou “OR” de cada um dos resultados do comparador de disparo da sonda ILA. Usando o analisador lógico Vivado®, você seleciona se deseja “AND” acionar as sondas comparadoras ou “OU” elas. A configuração “AND” causa um evento acionador quando todas as comparações de sondagem ILA são satisfeitas. A configuração “OR” causa um evento acionador quando qualquer uma das comparações de sondagem ILA é satisfeita. A condição de disparo é o evento de disparo usado para a medição do traço ILA.

Aplicações

O núcleo ILA foi projetado para ser usado em uma aplicação que requer verificação ou depuração usando Vivado®. A figura a seguir mostra as gravações e leituras do núcleo IP CIPS do controlador de RAM do bloco AXI por meio do AXI Network on Chip (NoC). O núcleo ILA está conectado à rede de interface entre o AXI NoC e o controlador de bloco RAM AXI para monitorar a transação AXI4 no gerenciador de hardware.

Licenciamento e Pedido
Este módulo Xilinx® LogiCORE™ IP é fornecido sem custo adicional com o Xilinx Vivado® Design Suite sob os termos da licença de usuário final Xilinx.
Observação: Para verificar se você precisa de uma licença, verifique a coluna Licença do Catálogo IP. Incluído significa que uma licença está incluída no Vivado® Design Suite; Comprar significa que você precisa adquirir uma licença para usar o núcleo. Informações sobre outros módulos Xilinx® LogiCORE™ IP estão disponíveis na página de propriedade intelectual da Xilinx. Para obter informações sobre preços e disponibilidade de outros módulos e ferramentas Xilinx LogiCORE IP, entre em contato com seu representante de vendas local da Xilinx.

Especificação do produto

Descrições de porta
As tabelas a seguir fornecem detalhes sobre as portas e parâmetros ILA.
Portos ILA

Tabela 1: Portos ILA
Nome da porta	E/S	Descrição
clk	I	Projete um relógio que cronometre toda a lógica de disparo e armazenamento.
sonda [ – 1:0]	I	Entrada da porta da sonda. O número da porta da sonda está no intervalo de 0 a 511. A largura da porta da sonda (denotada por ) está no intervalo de 1 a 1024. Você deve declarar esta porta como um vetor. Para uma porta de 1 bit, use probe [0:0].
saída_trig	O	A porta trig_out pode ser gerada a partir da condição de disparo ou de uma porta trig_in externa. Há um controle de tempo de execução do Analisador Lógico para alternar entre condição de disparo e trig_in para acionar trig_out.
trig_in	I	Porta de acionamento de entrada usada em sistema baseado em processo para Embedded Cross Trigger. Pode ser conectado a outro ILA para criar um gatilho em cascata.
slot_ _	I	Interface de slot. O tipo de interface é criado dinamicamente com base no slot_ _ parâmetro de tipo de interface. As portas individuais nas interfaces estão disponíveis para monitoramento no gerenciador de hardware.
trig_out_ack	I	Um reconhecimento para trig_out.
trig_in_ack	O	Um reconhecimento para trig_in.
redefinir	I	Tipo de entrada ILA quando definida como 'Monitor de interface', esta porta deve ser o mesmo sinal de reinicialização que é síncrono com a lógica de design que está anexada ao Slot_ _ portas do núcleo ILA.
EIXO_S	E/S	Porta opcional. Usado para conexão manual com o núcleo do AXI Debug Hub quando 'Ativar AXI4-Stream Interface para conexão manual ao AXI Debug Hub' está selecionado em Opções avançadas.
EIXO_M	E/S	Porta opcional. Usado para conexão manual com o núcleo do AXI Debug Hub quando 'Ativar AXI4-Stream Interface para conexão manual ao AXI Debug Hub' está selecionado em 'Opções avançadas'.

Tabela 1: Portos ILA (continua)
Nome da porta	E/S	Descrição
são definidos	I	Porta opcional. Usado para conexão manual com o núcleo do AXI Debug Hub quando 'Ativar AXI4-Stream Interface para conexão manual ao AXI Debug Hub' está selecionado em 'Opções avançadas'. Esta porta deve ser síncrona com a porta de redefinição do AXI Debug Hub.
alk	I	Porta opcional. Usado para conexão manual com o núcleo do AXI Debug Hub quando 'Ativar AXI4-Stream Interface para conexão manual ao AXI Debug Hub' está selecionado em 'Opções avançadas'. Esta porta deve ser síncrona com a porta do relógio do AXI Debug Hub.

Parâmetros ILA

Tabela 2: Parâmetros ILA
Parâmetro	Permitido Valores	Valores padrão	Descrição
Nome do componente	String com A–Z, 0–9 e _ (sublinhado)	ila_0	Nome do componente instanciado.
C_NUM_OF_PROBES	1–512	1	Número de portas de sonda ILA.
C_MEMORY_TYPE	0, 1	0	Alvo de armazenamento para os dados capturados. 0 corresponde ao bloco RAM e 1 corresponde ao UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Profundidade do buffer de armazenamento da sonda. Este número representa o número máximo de samparquivos que podem ser armazenados em tempo de execução para cada entrada do probe.
C_PROBE _LARGURA	1–1024	1	Largura da porta da sonda . Onde é a porta do probe com um valor de 0 a 1,023.
C_TRIGOUT_EN	Verdadeiro/Falso	FALSO	Ativa a funcionalidade de disparo. As portas trig_out e trig_out_ack são usadas.
C_TRIGIN_EN	Verdadeiro/Falso	FALSO	Ativa a funcionalidade trigonométrica. As portas trig_in e trig_in_ack são usadas.
C_INPUT_PIPE_STAGES	0–6	0	Adicione flops extras às portas de teste. Um parâmetro se aplica a todas as portas do probe.
ALL_PROBE_SAME_MU	Verdadeiro/Falso	verdadeiro	Isso força as mesmas unidades de valor de comparação (unidades de correspondência) para todas as análises.
C_PROBE _MU_CNT	1–16	1	Número de unidades de valor de comparação (correspondência) por sonda. Isto é válido apenas se ALL_PROBE_SAME_MU for FALSE.
C_PROBE _TIPO	DADOS e TRIGGER, TRIGGER, DADOS	DADOS e TRIGGER	Para escolher uma sonda selecionada para especificar a condição de acionamento ou para fins de armazenamento de dados ou para ambos.
C_ADV_TRIGGER	Verdadeiro/Falso	FALSO	Habilita a opção de acionamento avançado. Isso habilita a máquina de estado do gatilho e você pode escrever sua própria sequência de gatilho no Vivado Logic Analyzer.

Tabela 2: Parâmetros ILA (continua)
Parâmetro	Permitido Valores	Valores padrão	Descrição
C_NUM_MONITOR_SLOTS	1-11	1	Número de slots de interface.
Notas: 1. O número máximo de unidades de valor de comparação (correspondência) é limitado a 1,024. Para o acionador básico (C_ADV_TRIGGER = FALSE), cada teste possui uma unidade de valor de comparação (como na versão anterior). Mas para a opção de acionamento avançado (C_ADV_TRIGGER = TRUE), isso significa que as sondas individuais ainda podem ter uma seleção possível do número de unidades de valores de comparação de um a quatro. Mas todas as unidades de valor de comparação não devem exceder mais de 1,024. Isso significa que, se você precisar de quatro unidades de comparação por sonda, poderá usar apenas 256 sondas.

Projetando com o Core

Esta seção inclui diretrizes e informações adicionais para facilitar o projeto com o núcleo.

Cronometragem
A porta de entrada clk é o relógio usado pelo núcleo ILA para registrar os valores de teste. Para obter melhores resultados, deve ser o mesmo sinal de clock síncrono com a lógica de projeto conectada às portas de teste do núcleo ILA. Ao conectar manualmente com o AXI Debug Hub, o sinal aclk deve ser síncrono com a porta de entrada do relógio do AXI Debug Hub.

Redefine
Quando você define um tipo de entrada ILA para Monitor de interface, a porta de reinicialização deve ser o mesmo sinal de reinicialização que é síncrono com a lógica de projeto cuja interface está conectada
slot_ _ porta do núcleo ILA. Para conexão manual com um núcleo do AXI Debug Hub, a porta atual deve ser síncrona com a porta de redefinição de um núcleo do AXI Debug Hub.

Etapas do fluxo de projeto
Esta seção descreve a personalização e geração do núcleo, a restrição do núcleo e as etapas de simulação, síntese e implementação específicas deste núcleo IP. Informações mais detalhadas sobre os fluxos de design padrão do Vivado® e o integrador IP podem ser encontradas nos seguintes guias do usuário do Vivado Design Suite:

Guia do usuário do Vivado Design Suite: Projetando subsistemas IP usando IP Integrator (UG994)
Guia do usuário do Vivado Design Suite: Projetando com IP (UG896)
Guia do usuário do Vivado Design Suite: primeiros passos (UG910)
Guia do usuário do Vivado Design Suite: simulação lógica (UG900)

Personalizando e gerando o núcleo

Esta seção inclui informações sobre como usar as ferramentas Xilinx® para personalizar e gerar o núcleo no Vivado® Design Suite. Se você estiver personalizando e gerando o núcleo no integrador Vivado IP, consulte o Guia do usuário do Vivado Design Suite: Projetando subsistemas IP usando o integrador IP (UG994) para obter informações detalhadas. O integrador IP pode calcular automaticamente determinados valores de configuração ao validar ou gerar o design. Para verificar se os valores mudam, consulte a descrição do parâmetro neste capítulo. Para view o valor do parâmetro, execute o comando activate_bd_design no console Tcl. Você pode personalizar o IP para uso em seu projeto especificando valores para os vários parâmetros associados ao núcleo do IP usando as seguintes etapas:

Selecione o IP no catálogo de IP.
Clique duas vezes no IP selecionado ou selecione o comando Personalizar IP na barra de ferramentas ou clique com o botão direito no menu.

Para obter detalhes, consulte o Guia do usuário do Vivado Design Suite: Projetando com IP (UG896) e o Guia do usuário do Vivado Design Suite: Primeiros passos (UG910). As figuras neste capítulo são ilustrações do IDE Vivado. O layout descrito aqui pode variar da versão atual.

Para acessar o núcleo, faça o seguinte:

Abra um projeto selecionando File em seguida, abra o projeto ou crie um novo projeto selecionando File depois Novo Projeto no Vivado.
Abra o catálogo IP e navegue até qualquer uma das taxonomias.

Clique duas vezes em ILA para abrir o nome principal Vivado IDE.

Painel de opções gerais
A figura a seguir mostra a guia Opções Gerais na configuração Nativa que permite especificar as opções:

A figura a seguir mostra a guia Opções Gerais na configuração AXI que permite especificar as opções:

Nome do Componente: Use este campo de texto para fornecer um nome de módulo exclusivo para o núcleo do ILA.

Tipo de entrada ILA: Esta opção especifica qual tipo de interface ou sinal ILA deve ser depurado. Atualmente, os valores para este parâmetro são “Native Probes”, “Interface Monitor” e “Mixed”.
Número de sondas: use este campo de texto para selecionar o número de portas de sonda no núcleo do ILA. O intervalo válido usado no Vivado IDE é de 1 a 64. Se precisar de mais de 64 portas de teste, será necessário usar o fluxo de comando Tcl para gerar o núcleo ILA.
Vários slots de interface (disponível apenas no tipo Interface Monitor e no tipo Misto): Esta opção permite selecionar o número de slots de interface AXI que precisam ser conectados ao ILA.

Mesmo número de comparadores para todas as portas de sonda: O número de comparadores por sonda pode ser configurado neste painel. O mesmo número de comparadores para todas as sondas pode ser habilitado selecionando.

Painéis de portas de sonda
A figura a seguir mostra a guia Portas de sonda que permite especificar configurações:

Painel da porta da sonda: A largura de cada porta da sonda pode ser configurada nos painéis da porta da sonda. Cada Painel de Portas de Sonda possui até sete portas.
Largura da Sonda: A largura de cada porta da sonda pode ser mencionada. O intervalo válido é de 1 a 1024.
Número de Comparadores: Esta opção é habilitada somente quando a opção “Mesmo Número de Comparadores para Todas as Portas de Sonda” está desabilitada. Um comparador para cada sonda na faixa de 1 a 16 pode ser definido.

Dados e/ou Trigger: O tipo de sonda para cada sonda pode ser definido usando esta opção. As opções válidas são DATA_and_TRIGGER, DATA e TRIGGER.
Opções do Comparador: O tipo de operação ou comparação para cada sonda pode ser definido usando esta opção.

Opções de interface
A figura a seguir mostra a guia Interface Options quando Interface Monitor ou Mixed type é selecionado para o tipo de entrada ILA:

Tipo de Interface: Fornecedor, Biblioteca, Nome e Versão (VLNV) da interface a ser monitorada pelo núcleo do ILA.
Largura do ID AXI-MM: Seleciona a largura do ID da interface AXI quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.

Largura de dados AXI-MM: Seleciona os parâmetros correspondentes a slot_Seleciona a largura de dados da interface AXI quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Largura do endereço AXI-MM: seleciona a largura do endereço da interface AXI quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Habilitar verificador de protocolo AXI-MM/Stream: habilita o verificador de protocolo AXI4-MM ou AXI4-Stream para slot quando o slot_ tipo de interface é configurado como AXI-MM ou AXI4-Stream, onde é o número do slot.

Habilitar contadores de rastreamento de transações: habilita o recurso de rastreamento de transações AXI4-MM.
Número de transações de leitura pendentes: especifica o número de transações de leitura pendentes por ID. O valor deve ser igual ou superior ao número de transações de leitura pendentes para essa conexão.
Número de transações de gravação pendentes: especifica o número de transações de gravação pendentes por ID. O valor deve ser igual ou superior ao número de transações de gravação pendentes para essa conexão.

Monitorar sinais de status da APC: Habilita o monitoramento de sinais de status da APC para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configurar canal de endereço de leitura AXI como dados: Selecione sinais de canal de endereço de leitura para fins de armazenamento de dados para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configure o canal de endereço de leitura AXI como Trigger: Selecione os sinais do canal de endereço de leitura para especificar a condição de disparo para o slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.

Configurar canal de dados de leitura AXI como Dados: Selecione sinais de canal de dados de leitura para fins de armazenamento de dados para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configurar canal de dados de leitura AXI como acionador: selecione sinais de canal de dados de leitura para especificar condições de acionamento para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configurar canal de endereço de gravação AXI como dados: Selecione sinais de canal de endereço de gravação para fins de armazenamento de dados para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.

Configure o canal de endereço de gravação AXI como Trigger: Selecione os sinais do canal de endereço de gravação para especificar as condições de disparo para o slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configurar canal de dados de gravação AXI como Dados: Selecione sinais de canal de dados de gravação para fins de armazenamento de dados para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configure o canal de dados de gravação AXI como Trigger: Selecione os sinais do canal de dados de gravação para especificar a condição de disparo para o slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.

Configurar canal de resposta de gravação AXI como dados: selecione sinais de canal de resposta de gravação para fins de armazenamento de dados para slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
Configure o canal de resposta de gravação AXI como Trigger: Selecione os sinais do canal de resposta de gravação para especificar a condição de disparo para o slot quando o slot_ tipo de interface é configurado como AXI-MM, onde é o número do slot.
AXI-Stream Tdata Width: Seleciona a largura Tdata da interface AXI-Stream quando o slot_ tipo de interface é configurado como AXI-Stream, onde é o número do slot.

Largura TID do AXI-Stream: Seleciona a largura do TID da interface AXI-Stream quando o slot_ tipo de interface é configurado como AXI-Stream, onde é o número do slot.
Largura AXI-Stream TUSER: Seleciona a largura TUSER da interface AXI-Stream quando o slot_ tipo de interface é configurado como AXI-Stream, onde é o número do slot.
Largura TDEST AXI-Stream: Seleciona a largura TDEST da interface AXI-Stream quando o slot_ tipo de interface é configurado como AXI-Stream, onde é o número do slot.

Configurar sinais AXIS como dados: Selecione sinais AXI4-Stream para fins de armazenamento de dados para slot
quando o slot_ tipo de interface é configurado como AXI-Stream onde é o número do slot.
Configurar sinais AXIS como gatilho: Selecione sinais AXI4-Stream para especificar a condição de disparo para slot quando o slot_ tipo de interface é configurado como AXI-Stream, onde é o número do slot.
Configurar Slot como Dados e/ou Trigger: Seleciona sinais de slot não-AXI para especificar a condição de trigger ou para fins de armazenamento de dados ou para ambos para slot quando o slot_ tipo de interface é configurado como não-AXI, onde é o número do slot.

Opções de armazenamento
A figura a seguir mostra a guia Opções de armazenamento que permite selecionar o tipo de destino de armazenamento e a profundidade da memória a ser usada:

Destino de armazenamento: este parâmetro é usado para selecionar o tipo de destino de armazenamento no menu suspenso.

Profundidade de dados: este parâmetro é usado para selecionar um s adequadoample profundidade no menu suspenso.

Opções avançadas
A figura a seguir mostra a guia Opções Avançadas:

Habilitar interface AXI4-Stream para conexão manual ao AXI Debug Hub: quando habilitada, esta opção fornece uma interface AXIS para o IP se conectar ao AXI Debug Hub.
Habilitar interface de entrada de gatilho: marque esta opção para habilitar uma porta de entrada de gatilho opcional.
Habilitar interface de saída de gatilho: marque esta opção para habilitar uma porta de saída de gatilho opcional.

Tubo de entrada Stages: Selecione o número de registros que deseja adicionar ao probe para melhorar os resultados da implementação. Este parâmetro se aplica a todos os probes.
Gatilho avançado: marque para ativar o sequenciamento de gatilhos baseado em máquina de estado.

Geração de saída
Para obter detalhes, consulte o Guia do usuário do Vivado Design Suite: Projetando com IP (UG896).

Restringindo o Núcleo

Restrições Necessárias
O núcleo ILA inclui um XDC file que contém restrições de caminho falso apropriadas para evitar a restrição excessiva do domínio do relógio cruzando os caminhos de sincronização. Também é esperado que o sinal de clock conectado à porta de entrada clk do núcleo ILA seja devidamente restringido em seu projeto.

Seleções de dispositivo, pacote e nível de velocidade
Esta seção não é aplicável a este núcleo IP.

Frequências de relógio
Esta seção não é aplicável a este núcleo IP.

Gerenciamento de relógio
Esta seção não é aplicável a este núcleo IP.
Colocação do relógio
Esta seção não é aplicável a este núcleo IP.
Bancário
Esta seção não é aplicável a este núcleo IP.

Colocação do transceptor
Esta seção não é aplicável a este núcleo IP.
Padrão e posicionamento de E/S
Esta seção não é aplicável a este núcleo IP.

Simulação

Para obter informações abrangentes sobre os componentes de simulação do Vivado®, bem como informações sobre o uso de ferramentas de terceiros suportadas, consulte o Guia do usuário do Vivado Design Suite: Logic Simulation (UG900).

Síntese e Implementação
Para obter detalhes sobre síntese e implementação, consulte o Guia do usuário do Vivado Design Suite: Projetando com IP (UG896).

Depuração

Este apêndice inclui detalhes sobre os recursos disponíveis no Suporte Xilinx® website e ferramentas de depuração. Se o IP exigir uma chave de licença, a chave deverá ser verificada. As ferramentas de design do Vivado® possuem vários pontos de verificação de licença para controlar o IP licenciado por meio do fluxo. Se a verificação da licença for bem-sucedida, o IP poderá continuar a geração. Caso contrário, a geração será interrompida com um erro. Os pontos de verificação de licença são aplicados pelas seguintes ferramentas:

Síntese Vivado

Implementação Vivado
write_bitstream (comando Tcl)

IMPORTANTE! O nível de licença IP é ignorado nos pontos de verificação. O teste confirma que existe uma licença válida. Não verifica o nível de licença IP.

Encontrando ajuda em Xilinx.com

Para ajudar no processo de design e depuração ao usar o núcleo, o Xilinx Support web contém recursos importantes, como documentação do produto, notas de versão, registros de respostas, informações sobre problemas conhecidos e links para obter suporte adicional ao produto. Os Fóruns da Comunidade Xilinx também estão disponíveis onde os membros podem aprender, participar, compartilhar e fazer perguntas sobre as soluções Xilinx.

Documentação
Este guia do produto é o documento principal associado ao núcleo. Este guia, juntamente com a documentação relacionada a todos os produtos que auxiliam no processo de design, podem ser encontrados no site de suporte Xilinx web página ou usando o Xilinx® Documentation Navigator. Baixe o Xilinx Documentation Navigator na página de downloads. Para obter mais informações sobre esta ferramenta e os recursos disponíveis, abra a ajuda on-line após a instalação.

Registros de resposta
Os registros de resposta incluem informações sobre problemas comumente encontrados, informações úteis sobre como resolver esses problemas e quaisquer problemas conhecidos com um produto Xilinx. Resposta Os registros são criados e mantidos diariamente, garantindo que os usuários tenham acesso às informações mais precisas disponíveis. Os registros de resposta para este núcleo podem ser localizados usando a caixa Pesquisar suporte no suporte principal do Xilinx web página. Para maximizar os resultados da sua pesquisa, use palavras-chave como:

Nome do produto
Mensagens da ferramenta
Resumo do problema encontrado

Uma pesquisa de filtro está disponível depois que os resultados são retornados para direcionar ainda mais os resultados.

Suporte Técnico
A Xilinx fornece suporte técnico nos Fóruns da Comunidade Xilinx para este produto LogiCORE™ IP quando usado conforme descrito na documentação do produto. A Xilinx não pode garantir tempo, funcionalidade ou suporte se você fizer qualquer um dos seguintes:

Implemente a solução em dispositivos que não estão definidos na documentação.

Personalize a solução além do permitido na documentação do produto.
Altere qualquer seção do design rotulada como NÃO MODIFICAR.

Para fazer perguntas, navegue até os Fóruns da Comunidade Xilinx.

Recursos Adicionais e Avisos Legais

Recursos Xilinx
Para recursos de suporte como Respostas, Documentação, Downloads e Fóruns, consulte Suporte Xilinx.

Navegador de documentação e centros de design
Xilinx® Documentation Navigator (DocNav) fornece acesso a documentos, vídeos e recursos de suporte Xilinx, que você pode filtrar e pesquisar para encontrar informações. Para abrir o DocNav:

• No IDE Vivado®, selecione Ajuda → Documentação e tutoriais.
• No Windows, selecione Iniciar → Todos os Programas → Xilinx Design Tools → DocNav.
• No prompt de comando do Linux, digite docnav.

Os Xilinx Design Hubs fornecem links para documentação organizada por tarefas de design e outros tópicos, que você pode usar para aprender os principais conceitos e responder às perguntas mais frequentes. Para acessar os Centros de Design:

No DocNav, clique em Design Hubs View aba.
No Xilinx website, consulte a página Design Hubs.

Observação: Para obter mais informações sobre o DocNav, consulte a página Documentation Navigator no Xilinx website.

Referências
Estes documentos fornecem material suplementar útil com este guia:

Guia do usuário do Vivado Design Suite: programação e depuração (UG908)

Guia do usuário do Vivado Design Suite: Projetando com IP (UG896)
Guia do usuário do Vivado Design Suite: Projetando subsistemas IP usando IP Integrator (UG994)
Guia do usuário do Vivado Design Suite: primeiros passos (UG910)

Guia do usuário do Vivado Design Suite: simulação lógica (UG900)
Guia do usuário do Vivado Design Suite: Implementação (UG904)
Guia de migração de ISE para Vivado Design Suite (UG911)

Guia do produto LogiCORE IP do verificador de protocolo AXI (PG101)
Guia do produto LogiCORE IP do verificador de protocolo AXI4-Stream (PG145)

Histórico de revisão
A tabela a seguir mostra o histórico de revisões deste documento.

Seção	Resumo da revisão
11 / 23 / 2020 versão 1.1
Lançamento inicial.	N / D

Leia: Avisos Legais Importantes
As informações divulgadas a você abaixo (os “Materiais”) são fornecidas exclusivamente para a seleção e uso dos produtos Xilinx. Na extensão máxima permitida pela lei aplicável: (1) Os materiais são disponibilizados “COMO ESTÃO” e com todas as falhas, a Xilinx ISENTA-SE DE TODAS AS GARANTIAS E CONDIÇÕES, EXPRESSAS, IMPLÍCITAS OU ESTATUTÁRIAS, INCLUINDO, MAS NÃO SE LIMITANDO A GARANTIAS DE COMERCIALIZAÇÃO, NÃO -INFRAÇÃO OU ADEQUAÇÃO A QUALQUER FIM ESPECÍFICO; e (2) a Xilinx não será responsável (seja por contrato ou ato ilícito, incluindo negligência, ou sob qualquer outra teoria de responsabilidade) por qualquer perda ou dano de qualquer tipo ou natureza relacionado, decorrente ou em conexão com os Materiais. (incluindo o uso dos Materiais), inclusive por qualquer perda ou dano direto, indireto, especial, incidental ou consequencial (incluindo perda de dados, lucros, boa vontade ou qualquer tipo de perda ou dano sofrido como resultado de qualquer ação movida por terceiros), mesmo que tal dano ou perda fosse razoavelmente previsível ou a Xilinx tivesse sido avisada da possibilidade do mesmo.

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PRODUTOS AUTOMOTIVOS (IDENTIFICADOS COMO “XA” NO NÚMERO DA PEÇA) NÃO SÃO GARANTIDOS PARA USO NA IMPLEMENTAÇÃO DE AIRBAGS OU PARA USO EM APLICAÇÕES QUE AFETAM O CONTROLE DE UM VEÍCULO (“APLICAÇÃO DE SEGURANÇA”) A MENOS QUE HOUVER UM CONCEITO DE SEGURANÇA OU RECURSO DE REDUNDÂNCIA CONSISTENTE COM A NORMA DE SEGURANÇA AUTOMOTIVA ISO 26262 (“DESIGN DE SEGURANÇA”). OS CLIENTES DEVERÃO, ANTES DE USAR OU DISTRIBUIR QUAISQUER SISTEMAS QUE INCORPORAM PRODUTOS, TESTAREM TAIS SISTEMAS PARA FINS DE SEGURANÇA. O USO DE PRODUTOS EM UMA APLICAÇÃO DE SEGURANÇA SEM UM PROJETO DE SEGURANÇA É TOTALMENTE POR CONTA E RISCO DO CLIENTE, SUJEITO APENAS ÀS LEIS E REGULAMENTOS APLICÁVEIS QUE REGEM AS LIMITAÇÕES DE RESPONSABILIDADE DO PRODUTO.
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Referências

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