Xilinx-लोगोXilinx AXI4-स्ट्रीम इंटिग्रेटेड लॉजिक विश्लेषक मार्गदर्शक

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-उत्पादन

परिचय

AXI4-स्ट्रीम इंटरफेस कोर असलेले इंटिग्रेटेड लॉजिक अॅनालायझर (ILA) हे सानुकूल करण्यायोग्य लॉजिक अॅनालायझर IP आहे ज्याचा वापर डिझाइनच्या अंतर्गत सिग्नल आणि इंटरफेसचे निरीक्षण करण्यासाठी केला जाऊ शकतो. ILA कोरमध्ये आधुनिक लॉजिक विश्लेषकांची अनेक प्रगत वैशिष्ट्ये समाविष्ट आहेत, ज्यात बुलियन ट्रिगर समीकरणे आणि एज ट्रान्झिशन ट्रिगर यांचा समावेश आहे. कोर मेमरी-मॅप केलेल्या AXI आणि AXI4-Stream साठी प्रोटोकॉल तपासणीसह इंटरफेस डीबगिंग आणि मॉनिटरिंग क्षमता देखील प्रदान करते. कारण ILA कोर हे निरीक्षण केले जात असलेल्या डिझाईनशी समकालिक आहे, तुमच्या डिझाइनवर लागू होणारे सर्व डिझाइन घड्याळ प्रतिबंध ILA कोरच्या घटकांवर देखील लागू केले जातात. डिझाइनमधील इंटरफेस डीबग करण्यासाठी, ILA IP ला Vivado® IP इंटिग्रेटरमधील ब्लॉक डिझाइनमध्ये जोडणे आवश्यक आहे. त्याचप्रमाणे, आयपी इंटिग्रेटरमध्ये ILA IP साठी AXI4/AXI4-स्ट्रीम प्रोटोकॉल चेकिंग पर्याय सक्षम केला जाऊ शकतो. प्रोटोकॉलचे उल्लंघन नंतर वेव्हफॉर्ममध्ये प्रदर्शित केले जाऊ शकते viewVivado लॉजिक विश्लेषक च्या er.

वैशिष्ट्ये

  • प्रोब पोर्ट्स आणि प्रोब रुंदीची वापरकर्ता-निवड करण्यायोग्य संख्या.
  • वापरकर्ता-निवड करण्यायोग्य स्टोरेज लक्ष्ये जसे की ब्लॉक RAM आणि UltraRAM
  • एकाधिक प्रोब पोर्ट एकाच ट्रिगर स्थितीमध्ये एकत्र केले जाऊ शकतात.
  • डिझाइनमध्ये AXI इंटरफेस डीबग करण्यासाठी वापरकर्ता-निवडण्यायोग्य AXI स्लॉट.
  • इंटरफेस प्रकार आणि ट्रेस s सह AXI इंटरफेससाठी कॉन्फिगर करण्यायोग्य पर्यायample खोली.
  • प्रोबसाठी डेटा आणि ट्रिगर प्रॉपर्टी.
  • इंटरफेसमधील प्रत्येक प्रोब आणि वैयक्तिक पोर्ट्ससाठी अनेक तुलनाकार आणि रुंदी.
  • इनपुट/आउटपुट क्रॉस-ट्रिगरिंग इंटरफेस.
  • इनपुट प्रोबसाठी कॉन्फिगर करण्यायोग्य पाइपलाइनिंग.
  • AXI4-MM आणि AXI4-स्ट्रीम प्रोटोकॉल तपासत आहे.

ILA कोर बद्दल अधिक माहितीसाठी, Vivado Design Suite User Guide: Programming and Debugging (UG908) पहा.

आयपी तथ्ये

LogiCORE™ IP तथ्य सारणी
मुख्य तपशील
समर्थित डिव्हाइस कुटुंब1 Versal™ ACAP
समर्थित वापरकर्ता इंटरफेस IEEE मानक 1149.1 - जेTAG
कोअरसह प्रदान केले
रचना Files RTL
Exampले डिझाइन व्हेरिलॉग
चाचणी खंडपीठ प्रदान केलेले नाही
अडथळे File Xilinx® डिझाइन मर्यादा (XDC)
नक्कल मॉडेल प्रदान केलेले नाही
समर्थित S/W ड्रायव्हर N/A
चाचणी केलेले डिझाइन प्रवाह2
डिझाइन एंट्री Vivado® डिझाइन सूट
अनुकरण समर्थित सिम्युलेटरसाठी, पहा Xilinx डिझाइन साधने: प्रकाशन नोट्स मार्गदर्शक.
संश्लेषण विवाडो संश्लेषण
सपोर्ट
सर्व Vivado IP बदल नोंदी Master Vivado IP चेंज लॉग: 72775
Xilinx समर्थन web पृष्ठ
टिपा:

1. समर्थित उपकरणांच्या संपूर्ण सूचीसाठी, Vivado® IP कॅटलॉग पहा.

2. साधनांच्या समर्थित आवृत्त्यांसाठी, पहा Xilinx डिझाइन साधने: प्रकाशन नोट्स मार्गदर्शक.

ओव्हरview

डिझाइन प्रक्रियेद्वारे सामग्री नेव्हिगेट करणे
Xilinx® दस्तऐवजीकरण मानक डिझाइन प्रक्रियेच्या संचाभोवती आयोजित केले आहे जेणेकरुन तुम्हाला तुमच्या वर्तमान विकास कार्यासाठी संबंधित सामग्री शोधण्यात मदत होईल. या दस्तऐवजात खालील डिझाइन प्रक्रिया समाविष्ट आहेत:

  • हार्डवेअर, आयपी आणि प्लॅटफॉर्म डेव्हलपमेंट: हार्डवेअर प्लॅटफॉर्मसाठी पीएल आयपी ब्लॉक्स तयार करणे, पीएल कर्नल तयार करणे, सबसिस्टम फंक्शनल सिम्युलेशन आणि Vivado® वेळ, संसाधन वापर आणि पॉवर क्लोजरचे मूल्यांकन करणे. सिस्टम इंटिग्रेशनसाठी हार्डवेअर प्लॅटफॉर्म विकसित करणे देखील समाविष्ट आहे. या दस्तऐवजातील विषय जे या डिझाइन प्रक्रियेस लागू होतात ते समाविष्ट आहेत:
  • पोर्ट वर्णन
  • घड्याळ आणि रीसेट
  • सानुकूलित करणे आणि कोर निर्माण करणे

कोर ओव्हरview
FPGA डिझाइनमधील सिग्नल आणि इंटरफेस ILA प्रोब आणि स्लॉट इनपुटशी जोडलेले आहेत. हे सिग्नल आणि इंटरफेस, अनुक्रमे प्रोब आणि स्लॉट इनपुटशी संलग्न आहेत,ampडिझाईन गतीवर नेतृत्व केले जाते आणि ऑन-चिप ब्लॉक रॅम वापरून संग्रहित केले जाते. Versal™ ACAP डिझाइनमधील सिग्नल आणि इंटरफेस ILA प्रोब आणि स्लॉट इनपुटशी जोडलेले आहेत. हे जोडलेले सिग्नल आणि इंटरफेस s आहेतampकोर क्लॉक इनपुट वापरून डिझाईन गतीवर नेतृत्व केले जाते आणि ऑन-चिप ब्लॉक रॅम मेमरीमध्ये साठवले जाते. मुख्य पॅरामीटर्स खालील निर्दिष्ट करतात:

  • अनेक प्रोब (512 पर्यंत) आणि प्रोब रुंदी (1 ते 1024).
  • अनेक स्लॉट आणि इंटरफेस पर्याय.
  • ट्रेस एसample खोली.
  • प्रोबसाठी डेटा आणि/किंवा ट्रिगर गुणधर्म.
  • प्रत्येक प्रोबसाठी तुलनाकर्त्यांची संख्या.

ILA कोर सह संप्रेषण AXI डीबग हबचे उदाहरण वापरून केले जाते जे कंट्रोल, इंटरफेस आणि प्रोसेसिंग सिस्टम (CIPS) IP कोरशी जोडते.

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-1

Versal ACAP मध्ये डिझाइन लोड केल्यानंतर, ILA मापनासाठी ट्रिगर इव्हेंट सेट करण्यासाठी Vivado® लॉजिक अॅनालायझर सॉफ्टवेअर वापरा. ट्रिगर झाल्यानंतर, एसample buffer भरले आहे आणि Vivado लॉजिक विश्लेषक मध्ये अपलोड केले आहे. आपण करू शकता view वेव्हफॉर्म विंडो वापरून हा डेटा. तपास एसample आणि ट्रिगर कार्यक्षमता प्रोग्रामेबल लॉजिक क्षेत्रामध्ये लागू केली जाते. ऑन-चिप ब्लॉक रॅम किंवा अल्ट्रारॅम मेमरी तुम्ही कस्टमायझेशन दरम्यान निवडलेल्या स्टोरेज टार्गेटवर आधारित आहे जे सॉफ्टवेअरद्वारे अपलोड होईपर्यंत डेटा स्टोअर करते. इव्हेंट ट्रिगर करण्यासाठी, डेटा कॅप्चर करण्यासाठी किंवा ILA कोरशी संवाद साधण्यासाठी वापरकर्ता इनपुट किंवा आउटपुट आवश्यक नाही. ILA कोर इंटरफेस-स्तरीय सिग्नल्सचे निरीक्षण करण्यास सक्षम आहे, ते AXI4 इंटरफेससाठी बाकी व्यवहारांसारखी व्यवहार-स्तरीय माहिती देऊ शकते.

ILA प्रोब ट्रिगर तुलनाकर्ता
प्रत्येक प्रोब इनपुट ट्रिगर कंपॅरेटरशी जोडलेले असते जे विविध ऑपरेशन्स करण्यास सक्षम असते. रन टाईमच्या वेळी तुलनाकर्ता = किंवा != तुलना करण्यासाठी सेट केला जाऊ शकतो. यामध्ये X0XX101 सारखे जुळणारे स्तर नमुने समाविष्ट आहेत. यामध्ये वाढत्या धार (R), पडणारी किनार (F), एकतर किनारा (B), किंवा कोणतेही संक्रमण (N) सारखी किनारी संक्रमणे शोधणे देखील समाविष्ट आहे. ट्रिगर तुलनाकर्ता >, <, ≥, आणि ≤ सह अधिक जटिल तुलना करू शकतो.

महत्त्वाचे! Vivado® लॉजिक अॅनालायझरद्वारे रन टाइमवर तुलनाकर्ता सेट केला जातो.

ILA ट्रिगर स्थिती
ट्रिगर कंडिशन हा प्रत्येक ILA प्रोब ट्रिगर कंपॅरेटर परिणामांच्या बुलियन “AND” किंवा “OR” गणनेचा परिणाम आहे. Vivado® लॉजिक विश्लेषक वापरून, तुम्ही "AND" प्रोब ट्रिगर तुलनाकर्ता प्रोब किंवा "किंवा" ते निवडता. जेव्हा सर्व ILA प्रोब तुलना समाधानी असतात तेव्हा “AND” सेटिंग ट्रिगर इव्हेंट बनवते. जेव्हा कोणतीही ILA प्रोब तुलना समाधानी असते तेव्हा “OR” सेटिंग ट्रिगर घटना घडवते. ट्रिगर स्थिती ही ILA ट्रेस मापनासाठी वापरली जाणारी ट्रिगर इव्हेंट आहे.

अर्ज

Vivado® वापरून पडताळणी किंवा डीबगिंग आवश्यक असलेल्या अॅप्लिकेशनमध्ये वापरण्यासाठी ILA कोर डिझाइन केले आहे. खालील आकृती AXI नेटवर्क ऑन चिप (NoC) द्वारे AXI ब्लॉक रॅम कंट्रोलरवरून CIPS IP कोर लिहितो आणि वाचतो हे दाखवते. हार्डवेअर मॅनेजरमधील AXI4 व्यवहारावर लक्ष ठेवण्यासाठी ILA कोर AXI NoC आणि AXI ब्लॉक रॅम कंट्रोलरमधील इंटरफेस नेटशी जोडलेला आहे.

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-2

परवाना आणि ऑर्डर
हे Xilinx® LogiCORE™ IP मॉड्यूल Xilinx Vivado® Design Suite सोबत Xilinx एंड यूजर लायसन्सच्या अटींनुसार कोणत्याही अतिरिक्त खर्चाशिवाय प्रदान केले जाते.
टीप: तुम्हाला परवान्याची आवश्यकता आहे हे सत्यापित करण्यासाठी, आयपी कॅटलॉगचा परवाना स्तंभ तपासा. समाविष्ट म्हणजे Vivado® Design Suite मध्ये परवाना समाविष्ट केला आहे; खरेदीचा अर्थ असा आहे की तुम्हाला कोर वापरण्यासाठी परवाना खरेदी करावा लागेल. इतर Xilinx® LogiCORE™ IP मॉड्यूल्सची माहिती Xilinx बौद्धिक संपदा पृष्ठावर उपलब्ध आहे. इतर Xilinx LogiCORE IP मॉड्यूल्स आणि टूल्सच्या किंमती आणि उपलब्धतेबद्दल माहितीसाठी, तुमच्या स्थानिक Xilinx विक्री प्रतिनिधीशी संपर्क साधा.

उत्पादन तपशील

पोर्ट वर्णन
खालील तक्त्या ILA पोर्ट्स आणि पॅरामीटर्सबद्दल तपशील देतात.
ILA बंदरे

तक्ता 1: ILA बंदरे
पोर्ट नाव I/O वर्णन
clk I सर्व ट्रिगर आणि स्टोरेज लॉजिक घड्याळ घड्याळ डिझाइन.
चौकशी [ – १:०] I प्रोब पोर्ट इनपुट. प्रोब पोर्ट क्रमांक 0 ते श्रेणीत आहे

511. प्रोब पोर्ट रुंदी (द्वारे दर्शविले जाते ) 1 ते 1024 च्या श्रेणीत आहे.

तुम्ही हे पोर्ट वेक्टर म्हणून घोषित केले पाहिजे. 1-बिट पोर्टसाठी, प्रोब वापरा [०:०].

trig_out O trig_out पोर्ट ट्रिगर स्थितीतून किंवा बाह्य trig_in पोर्टमधून व्युत्पन्न केले जाऊ शकते. ट्रिगर कंडिशन आणि ट्रायग_आउट ड्राईव्ह करण्यासाठी trig_in दरम्यान स्विच करण्यासाठी लॉजिक अॅनालायझरकडून रन टाइम कंट्रोल आहे.
trig_in I एम्बेडेड क्रॉस ट्रिगरसाठी प्रक्रिया आधारित प्रणालीमध्ये इनपुट ट्रिगर पोर्ट वापरला जातो. कॅस्केडिंग ट्रिगर तयार करण्यासाठी दुसर्या ILA शी कनेक्ट केले जाऊ शकते.
स्लॉट_ _ I स्लॉट इंटरफेस.

इंटरफेसचा प्रकार स्लॉटच्या आधारे गतिमानपणे तयार केले जाते_ _ इंटरफेस प्रकार पॅरामीटर. इंटरफेसमधील वैयक्तिक पोर्ट हार्डवेअर व्यवस्थापकामध्ये निरीक्षणासाठी उपलब्ध आहेत.

trig_out_ack I trig_out ची पोचपावती.
trig_in_ack O trig_in साठी एक पोचपावती.
रीसेट I ILA इनपुट प्रकार 'इंटरफेस मॉनिटर' वर सेट केल्यावर, हा पोर्ट समान रीसेट सिग्नल असावा जो स्लॉटशी संलग्न असलेल्या डिझाइन लॉजिकशी समकालिक आहे. _ ILA कोरची बंदरे.
S_AXIS I/O पर्यायी पोर्ट.

AXI डीबग हब कोअर सह मॅन्युअल कनेक्शनसाठी वापरले जाते जेव्हा प्रगत पर्यायांमध्ये 'AXI4- स्ट्रीम इंटरफेस फॉर मॅन्युल कनेक्शन टू AXI डीबग हब' निवडलेले असते.

M_AXIS I/O पर्यायी पोर्ट.

AXI डीबग हब कोरसह मॅन्युअल कनेक्शनसाठी वापरले जाते जेव्हा 'AXI डीबग हबसाठी मॅन्युअल कनेक्शनसाठी AXI4- स्ट्रीम इंटरफेस सक्षम करा' 'प्रगत पर्याय' मध्ये निवडलेले असते.

तक्ता 1: ILA बंदरे (चालू)
पोर्ट नाव I/O वर्णन
aresetn I पर्यायी पोर्ट.

AXI डीबग हब कोरसह मॅन्युअल कनेक्शनसाठी वापरले जाते जेव्हा 'AXI डीबग हबसाठी मॅन्युअल कनेक्शनसाठी AXI4- स्ट्रीम इंटरफेस सक्षम करा' 'प्रगत पर्याय' मध्ये निवडलेले असते. हे पोर्ट AXI डीबग हबच्या रीसेट पोर्टसह समकालिक असावे.

alk I पर्यायी पोर्ट.

AXI डीबग हब कोरसह मॅन्युअल कनेक्शनसाठी वापरले जाते जेव्हा 'AXI डीबग हबसाठी मॅन्युअल कनेक्शनसाठी AXI4- स्ट्रीम इंटरफेस सक्षम करा' 'प्रगत पर्याय' मध्ये निवडलेले असते. हे पोर्ट AXI डीबग हबच्या क्लॉक पोर्टसह सिंक्रोनस असावे.

ILA पॅरामीटर्स

तक्ता 2: ILA पॅरामीटर्स
पॅरामीटर परवानगीयोग्य मूल्ये मुलभूत मुल्य वर्णन
घटक_नाव A–Z, 0–9, आणि _ (अंडरस्कोर) सह स्ट्रिंग ila_0 त्वरित घटकाचे नाव.
C_NUM_OF_PROBES ०१-१३ 1 ILA प्रोब पोर्टची संख्या.
C_MEMORY_TYPE 0, 1 0 कॅप्चर केलेल्या डेटासाठी स्टोरेज लक्ष्य. 0 ब्लॉक RAM शी संबंधित आहे आणि 1 UltraRAM शी संबंधित आहे.
C_DATA_DEPTH १, २,

१, २,

१, २,

65,536, 131,072

1,024 प्रोब स्टोरेज बफर डेप्थ. ही संख्या s ची कमाल संख्या दर्शवतेamples जे प्रत्येक प्रोब इनपुटसाठी रन टाइमवर साठवले जाऊ शकते.
C_PROBE _WIDTH ०१-१३ 1 प्रोब पोर्टची रुंदी . कुठे 0 ते 1,023 पर्यंत मूल्य असलेले प्रोब पोर्ट आहे.
C_TRIGOUT_EN खरे/खोटे असत्य ट्रिगर आउट कार्यक्षमता सक्षम करते. पोर्ट trig_out आणि trig_out_ack वापरले जातात.
C_TRIGIN_EN खरे/खोटे असत्य कार्यक्षमतेमध्ये ट्रिगर सक्षम करते. पोर्ट trig_in आणि trig_in_ack वापरले जातात.
C_INPUT_PIPE_STAGES ०१-१३ 0 प्रोब पोर्टमध्ये अतिरिक्त फ्लॉप जोडा. सर्व प्रोब पोर्ट्सना एक पॅरामीटर लागू होतो.
ALL_PROBE_SAME_MU खरे/खोटे खरे हे सर्व प्रोबसाठी समान तुलना मूल्य युनिट्स (एकके जुळवण्याची) सक्ती करते.
C_PROBE _MU_CNT ०१-१३ 1 प्रति प्रोब तुलना मूल्य (सामना) युनिट्सची संख्या. ALL_PROBE_SAME_MU असत्य असेल तरच हे वैध आहे.
C_PROBE _TYPE डेटा आणि ट्रिगर, ट्रिगर, डेटा डेटा आणि ट्रिगर ट्रिगर कंडिशन निर्देशीत करण्यासाठी किंवा डेटा स्टोरेज हेतूसाठी किंवा दोन्हीसाठी निवडलेले प्रोब निवडण्यासाठी.
C_ADV_TRIGGER खरे/खोटे असत्य आगाऊ ट्रिगर पर्याय सक्षम करते. हे ट्रिगर स्टेट मशीन सक्षम करते आणि तुम्ही Vivado Logic Analyzer मध्ये तुमचा स्वतःचा ट्रिगर क्रम लिहू शकता.
तक्ता 2: ILA पॅरामीटर्स (चालू)
पॅरामीटर परवानगीयोग्य मूल्ये मुलभूत मुल्य वर्णन
C_NUM_MONITOR_SLOTS 1-11 1 इंटरफेस स्लॉटची संख्या.
टिपा:

1. तुलना मूल्य (सामना) युनिट्सची कमाल संख्या 1,024 पर्यंत मर्यादित आहे. मूलभूत ट्रिगरसाठी (C_ADV_TRIGGER = FALSE), प्रत्येक प्रोबमध्ये एक तुलना मूल्य युनिट असते (आधीच्या आवृत्तीप्रमाणे). परंतु अॅडव्हान्स ट्रिगर पर्यायासाठी (C_ADV_TRIGGER = TRUE), याचा अर्थ वैयक्तिक प्रोबमध्ये एक ते चार मधील तुलना मूल्य युनिट्सची संभाव्य निवड अद्याप असू शकते. परंतु सर्व तुलना मूल्य एकके 1,024 पेक्षा जास्त नसावी. याचा अर्थ, जर तुम्हाला प्रति प्रोब चार तुलना युनिट्सची आवश्यकता असेल तर तुम्हाला फक्त 256 प्रोब वापरण्याची परवानगी आहे.

कोर सह डिझाइनिंग

या विभागामध्ये मार्गदर्शक तत्त्वे आणि कोरसह डिझाइन करणे सुलभ करण्यासाठी अतिरिक्त माहिती समाविष्ट आहे.

घड्याळ
clk इनपुट पोर्ट हे घड्याळ आहे जे ILA कोरद्वारे प्रोब मूल्यांची नोंदणी करण्यासाठी वापरले जाते. सर्वोत्तम परिणामांसाठी, तो समान घड्याळ सिग्नल असावा जो ILA कोरच्या प्रोब पोर्टशी संलग्न असलेल्या डिझाइन लॉजिकशी समकालिक आहे. AXI डीबग हबशी मॅन्युअली कनेक्ट करताना, aclk सिग्नल AXI डीबग हब क्लॉक इनपुट पोर्टशी सिंक्रोनस असावा.

रीसेट
जेव्हा तुम्ही इंटरफेस मॉनिटरवर ILA इनपुट प्रकार सेट करता, तेव्हा रीसेट पोर्ट समान रीसेट सिग्नल असावा जो डिझाइन लॉजिकशी समकालिक असेल ज्याचा इंटरफेस संलग्न आहे
स्लॉट_ _ ILA कोरचे बंदर. AXI डीबग हब कोरसह मॅन्युअल कनेक्शनसाठी, वर्तमान पोर्ट AXI डीबग हब कोरच्या रीसेट पोर्टसह समकालिक असावे.

डिझाईन फ्लो पायऱ्या
हा विभाग सानुकूलित करणे आणि कोर तयार करणे, कोर मर्यादित करणे आणि या IP कोरसाठी विशिष्ट असलेल्या सिम्युलेशन, संश्लेषण आणि अंमलबजावणी चरणांचे वर्णन करतो. मानक Vivado® डिझाइन प्रवाह आणि IP इंटिग्रेटर बद्दल अधिक तपशीलवार माहिती खालील Vivado Design Suite वापरकर्ता मार्गदर्शकांमध्ये आढळू शकते:

  • Vivado Design Suite वापरकर्ता मार्गदर्शक: IP Integrator (UG994) वापरून IP उपप्रणाली डिझाइन करणे
  • Vivado Design Suite वापरकर्ता मार्गदर्शक: IP (UG896) सह डिझाइनिंग
  • Vivado Design Suite वापरकर्ता मार्गदर्शक: प्रारंभ करणे (UG910)
  • Vivado Design Suite वापरकर्ता मार्गदर्शक: लॉजिक सिम्युलेशन (UG900)

सानुकूलित करणे आणि कोर निर्माण करणे

या विभागात Vivado® डिझाइन सूटमधील कोर सानुकूलित आणि जनरेट करण्यासाठी Xilinx® टूल्स वापरण्याविषयी माहिती समाविष्ट आहे. जर तुम्ही Vivado IP इंटिग्रेटरमध्ये कोर सानुकूलित आणि निर्माण करत असाल, तर तपशीलवार माहितीसाठी Vivado Design Suite User Guide: IP Integrator (UG994) वापरून IP उपप्रणाली डिझाइन करणे पहा. आयपी इंटिग्रेटर डिझाईन प्रमाणित करताना किंवा निर्माण करताना विशिष्ट कॉन्फिगरेशन मूल्यांची स्वयं-गणना करू शकतो. मूल्ये बदलतात की नाही हे तपासण्यासाठी, या प्रकरणातील पॅरामीटरचे वर्णन पहा. ला view पॅरामीटर मूल्य, Tcl कन्सोलमध्ये validate_bd_design कमांड चालवा. तुम्ही खालील पायऱ्या वापरून आयपी कोरशी संबंधित विविध पॅरामीटर्ससाठी मूल्ये निर्दिष्ट करून तुमच्या डिझाइनमध्ये वापरण्यासाठी IP सानुकूलित करू शकता:

  1.  आयपी कॅटलॉगमधून आयपी निवडा.
  2.  निवडलेल्या IP वर डबल-क्लिक करा किंवा टूलबारमधून कस्टमाइझ IP कमांड निवडा किंवा मेनूवर उजवे-क्लिक करा.

तपशीलांसाठी, Vivado Design Suite User Guide: Designing with IP (UG896) आणि Vivado Design Suite User Guide: Getting Started (UG910) पहा. या प्रकरणातील आकडे विवाडो IDE चे उदाहरण आहेत. येथे चित्रित केलेले लेआउट सध्याच्या आवृत्तीपेक्षा भिन्न असू शकते.

कोरमध्ये प्रवेश करण्यासाठी, पुढील गोष्टी करा:

  1.  निवडून एक प्रकल्प उघडा File नंतर प्रोजेक्ट उघडा किंवा निवडून नवीन प्रोजेक्ट तयार करा File नंतर Vivado मध्ये नवीन प्रकल्प.
  2.  IP कॅटलॉग उघडा आणि कोणत्याही वर्गीकरणावर नेव्हिगेट करा.
  3. Vivado IDE हे मूळ नाव आणण्यासाठी ILA वर डबल-क्लिक करा.

सामान्य पर्याय पॅनेल
खालील आकृती नेटिव्ह सेटिंगमधील सामान्य पर्याय टॅब दर्शविते जे तुम्हाला पर्याय निर्दिष्ट करण्यास अनुमती देते:

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-3

खालील आकृती AXI सेटिंगमध्ये सामान्य पर्याय टॅब दर्शवते जे तुम्हाला पर्याय निर्दिष्ट करण्यास अनुमती देते:

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-4

  • घटकाचे नाव: ILA कोरसाठी एक अद्वितीय मॉड्यूल नाव देण्यासाठी हे मजकूर फील्ड वापरा.
  • ILA इनपुट प्रकार: हा पर्याय कोणत्या प्रकारचा इंटरफेस किंवा सिग्नल ILA डीबगिंग असावा हे निर्दिष्ट करतो. सध्या, या पॅरामीटरची मूल्ये “नेटिव्ह प्रोब”, “इंटरफेस मॉनिटर” आणि “मिश्र” आहेत.
  • प्रोब्सची संख्या: ILA कोरवरील प्रोब पोर्ट्सची संख्या निवडण्यासाठी या मजकूर फील्डचा वापर करा. Vivado® IDE मध्ये वापरलेली वैध श्रेणी 1 ते 64 आहे. तुम्हाला 64 पेक्षा जास्त प्रोब पोर्टची आवश्यकता असल्यास, तुम्हाला ILA कोर जनरेट करण्यासाठी Tcl कमांड फ्लो वापरणे आवश्यक आहे.
  • अनेक इंटरफेस स्लॉट्स (फक्त इंटरफेस मॉनिटर प्रकार आणि मिश्र प्रकारात उपलब्ध): हा पर्याय तुम्हाला AXI इंटरफेस स्लॉटची संख्या निवडण्याची परवानगी देतो ज्यांना ILA शी कनेक्ट करणे आवश्यक आहे.
  • सर्व प्रोब पोर्ट्ससाठी तुलनाकर्त्यांची समान संख्या: प्रति प्रोब तुलनाकर्त्यांची संख्या या पॅनेलवर कॉन्फिगर केली जाऊ शकते. सर्व प्रोबसाठी समान संख्येची तुलना निवडून सक्षम केली जाऊ शकते.

प्रोब पोर्ट पॅनेल
खालील आकृती प्रोब पोर्ट्स टॅब दर्शविते जे तुम्हाला सेटिंग्ज निर्दिष्ट करण्यास परवानगी देते:

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-5

  • प्रोब पोर्ट पॅनेल: प्रत्येक प्रोब पोर्टची रुंदी प्रोब पोर्ट पॅनेलमध्ये कॉन्फिगर केली जाऊ शकते. प्रत्येक प्रोब पोर्ट पॅनेलमध्ये सात पोर्ट असतात.
  • प्रोब विड्थ: प्रत्येक प्रोब पोर्टची रुंदी नमूद केली जाऊ शकते. वैध श्रेणी 1 ते 1024 आहे.
  • तुलना करणार्‍यांची संख्या: हा पर्याय फक्त तेव्हाच सक्षम केला जातो जेव्हा “सर्व प्रोब पोर्ट्ससाठी तुलनाकर्त्यांची समान संख्या” पर्याय अक्षम केला जातो. 1 ते 16 श्रेणीतील प्रत्येक प्रोबसाठी एक तुलनाकर्ता सेट केला जाऊ शकतो.
  • डेटा आणि/किंवा ट्रिगर: प्रत्येक प्रोबसाठी प्रोब प्रकार हा पर्याय वापरून सेट केला जाऊ शकतो. DATA_and_TRIGGER, DATA आणि TRIGGER हे वैध पर्याय आहेत.
  • कम्पॅरेटर पर्याय: प्रत्येक प्रोबसाठी ऑपरेशनचा प्रकार किंवा तुलना हा पर्याय वापरून सेट केला जाऊ शकतो.

इंटरफेस पर्याय
जेव्हा ILA इनपुट प्रकारासाठी इंटरफेस मॉनिटर किंवा मिश्रित प्रकार निवडला जातो तेव्हा खालील आकृती इंटरफेस पर्याय टॅब दर्शवते:

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-6

  • इंटरफेस प्रकार: ILA कोर द्वारे परीक्षण केले जाणारे इंटरफेसचे विक्रेता, लायब्ररी, नाव आणि आवृत्ती (VLNV).
  • AXI-MM ID रुंदी: AXI इंटरफेसची ID रुंदी निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-MM डेटा रुंदी: स्लॉटशी संबंधित पॅरामीटर्स निवडते_ जेव्हा स्लॉट_ तेव्हा AXI इंटरफेसची डेटा रुंदी निवडते इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-MM पत्त्याची रुंदी: AXI इंटरफेसच्या पत्त्याची रुंदी निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-MM/Stream प्रोटोकॉल तपासक सक्षम करा: स्लॉटसाठी AXI4-MM किंवा AXI4-स्ट्रीम प्रोटोकॉल तपासक सक्षम करते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM किंवा AXI4-Stream म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • व्यवहार ट्रॅकिंग काउंटर सक्षम करा: AXI4-MM व्यवहार ट्रॅकिंग क्षमता सक्षम करते.
  • थकबाकी वाचलेल्या व्यवहारांची संख्या: प्रति आयडी थकबाकी वाचलेल्या व्यवहारांची संख्या निर्दिष्ट करते. मूल्य त्या कनेक्शनसाठी शिल्लक वाचलेल्या व्यवहारांच्या संख्येइतके किंवा जास्त असावे.
  • थकबाकी लेखन व्यवहारांची संख्या: प्रति ID थकबाकी लेखन व्यवहारांची संख्या निर्दिष्ट करते. मूल्य त्या कनेक्शनसाठी बाकी लेखन व्यवहारांच्या संख्येइतके किंवा त्यापेक्षा जास्त असावे.
  • APC स्थिती सिग्नलचे निरीक्षण करा: स्लॉटसाठी APC स्थिती सिग्नलचे निरीक्षण सक्षम करा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI रीड अॅड्रेस चॅनल डेटा म्हणून कॉन्फिगर करा: स्लॉटसाठी डेटा स्टोरेज उद्देशासाठी रीड अॅड्रेस चॅनेल सिग्नल निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI रीड अॅड्रेस चॅनेल ट्रिगर म्हणून कॉन्फिगर करा: स्लॉटसाठी ट्रिगर कंडिशन निर्दिष्ट करण्यासाठी रीड अॅड्रेस चॅनेल सिग्नल निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI रीड डेटा चॅनेल डेटा म्हणून कॉन्फिगर करा: स्लॉटसाठी डेटा स्टोरेज हेतूंसाठी डेटा चॅनेल सिग्नल वाचणे निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI रीड डेटा चॅनेल ट्रिगर म्हणून कॉन्फिगर करा: स्लॉटसाठी ट्रिगर अटी निर्दिष्ट करण्यासाठी डेटा चॅनेल सिग्नल वाचणे निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI राईट अॅड्रेस चॅनेल डेटा म्हणून कॉन्फिगर करा: स्लॉटसाठी डेटा स्टोरेज उद्देशासाठी अॅड्रेस चॅनेल सिग्नल लिहा निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI राईट अॅड्रेस चॅनेल ट्रिगर म्हणून कॉन्फिगर करा: स्लॉटसाठी ट्रिगर अटी निर्दिष्ट करण्यासाठी अॅड्रेस चॅनेल सिग्नल लिहा निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI राईट डेटा चॅनेल डेटा म्हणून कॉन्फिगर करा: स्लॉटसाठी डेटा स्टोरेज हेतूसाठी डेटा चॅनेल सिग्नल लिहा निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI लेखन डेटा चॅनेल ट्रिगर म्हणून कॉन्फिगर करा: स्लॉटसाठी ट्रिगर स्थिती निर्दिष्ट करण्यासाठी डेटा चॅनेल सिग्नल लिहा निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI लेखन प्रतिसाद चॅनेल डेटा म्हणून कॉन्फिगर करा: स्लॉटसाठी डेटा स्टोरेज हेतूंसाठी प्रतिसाद चॅनेल सिग्नल लिहा निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI लेखन प्रतिसाद चॅनेल ट्रिगर म्हणून कॉन्फिगर करा: स्लॉटसाठी ट्रिगर स्थिती निर्दिष्ट करण्यासाठी प्रतिसाद चॅनेल सिग्नल लिहा निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-MM म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-Stream Tdata Width: AXI-Stream इंटरफेसची Tdata रुंदी निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-Stream म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-Stream TID रुंदी: AXI-Stream इंटरफेसची TID रुंदी निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-Stream म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-Stream TUSER रुंदी: AXI-Stream इंटरफेसची TUSER रुंदी निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-Stream म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXI-Stream TDEST रुंदी: AXI-Stream इंटरफेसची TDEST रुंदी निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-स्ट्रीम म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • AXIS सिग्नल्स डेटा म्हणून कॉन्फिगर करा: स्लॉटसाठी डेटा स्टोरेज हेतूसाठी AXI4-स्ट्रीम सिग्नल निवडा
    जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-स्ट्रीम म्हणून कॉन्फिगर केला आहे जेथे स्लॉट क्रमांक आहे.
  • AXIS सिग्नल्स ट्रिगर म्हणून कॉन्फिगर करा: स्लॉटसाठी ट्रिगर स्थिती निर्दिष्ट करण्यासाठी AXI4-स्ट्रीम सिग्नल निवडा जेव्हा स्लॉट_ इंटरफेस प्रकार AXI-Stream म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.
  • स्लॉटला डेटा आणि/किंवा ट्रिगर म्हणून कॉन्फिगर करा: ट्रिगर स्थिती निर्दिष्ट करण्यासाठी किंवा डेटा स्टोरेजच्या उद्देशासाठी किंवा स्लॉटसाठी दोन्हीसाठी नॉन-एक्सआय स्लॉट सिग्नल निवडते जेव्हा स्लॉट_ इंटरफेस प्रकार गैर-AXI म्हणून कॉन्फिगर केला आहे, जेथे स्लॉट क्रमांक आहे.

स्टोरेज पर्याय
खालील आकृती स्टोरेज ऑप्शन्स टॅब दाखवते जे तुम्हाला स्टोरेज टार्गेट प्रकार आणि वापरण्यासाठी मेमरीची खोली निवडण्याची परवानगी देते:

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-7

  • स्टोरेज टार्गेट: हे पॅरामीटर ड्रॉप-डाउन मेनूमधून स्टोरेज टार्गेट प्रकार निवडण्यासाठी वापरले जाते.
  • डेटा डेप्थ: हे पॅरामीटर योग्य s निवडण्यासाठी वापरले जातेampड्रॉप-डाउन मेनूमधून le depth.

प्रगत पर्याय
खालील आकृती प्रगत पर्याय टॅब दर्शवते:

Xilinx-AXI4-स्ट्रीम-इंटिग्रेटेड-लॉजिक-विश्लेषक-अंजीर-8

  • AXI डीबग हबशी मॅन्युअल कनेक्शनसाठी AXI4-स्ट्रीम इंटरफेस सक्षम करा: सक्षम केल्यावर, हा पर्याय IP ला AXI डीबग हबशी कनेक्ट करण्यासाठी AXIS इंटरफेस देतो.
  • ट्रिगर इनपुट इंटरफेस सक्षम करा: पर्यायी ट्रिगर इनपुट पोर्ट सक्षम करण्यासाठी हा पर्याय तपासा.
  • ट्रिगर आउटपुट इंटरफेस सक्षम करा: पर्यायी ट्रिगर आउटपुट पोर्ट सक्षम करण्यासाठी हा पर्याय तपासा.
  • इनपुट पाईप एसtages: अंमलबजावणीचे परिणाम सुधारण्यासाठी तुम्हाला प्रोबसाठी जोडायचे असलेल्या रजिस्टर्सची संख्या निवडा. हे पॅरामीटर सर्व प्रोबला लागू होते.
  • प्रगत ट्रिगर: राज्य मशीन-आधारित ट्रिगर अनुक्रम सक्षम करण्यासाठी तपासा.

आउटपुट निर्मिती
तपशीलांसाठी, Vivado Design Suite वापरकर्ता मार्गदर्शक पहा: IP (UG896) सह डिझाइनिंग.

गाभ्याला आवर घालणे

आवश्यक मर्यादा
ILA कोरमध्ये XDC समाविष्ट आहे file ज्यामध्ये क्लॉक डोमेन क्रॉसिंग सिंक्रोनाइझेशन पथांचे अति-अवरोध टाळण्यासाठी योग्य खोटे मार्ग प्रतिबंध आहेत. हे देखील अपेक्षित आहे की ILA कोरच्या clk इनपुट पोर्टशी जोडलेले घड्याळ सिग्नल तुमच्या डिझाइनमध्ये योग्यरित्या मर्यादित आहे.

डिव्हाइस, पॅकेज आणि स्पीड ग्रेड निवड
हा विभाग या आयपी कोरसाठी लागू नाही.

  • घड्याळ वारंवारता
    हा विभाग या आयपी कोरसाठी लागू नाही.
  • घड्याळ व्यवस्थापन
    हा विभाग या आयपी कोरसाठी लागू नाही.
  • घड्याळ प्लेसमेंट
    हा विभाग या आयपी कोरसाठी लागू नाही.
  • बँकिंग
    हा विभाग या आयपी कोरसाठी लागू नाही.
  • ट्रान्सीव्हर प्लेसमेंट
    हा विभाग या आयपी कोरसाठी लागू नाही.
  • I/O मानक आणि प्लेसमेंट
    हा विभाग या आयपी कोरसाठी लागू नाही.

अनुकरण

Vivado® सिम्युलेशन घटकांबद्दल सर्वसमावेशक माहितीसाठी, तसेच समर्थित तृतीय-पक्ष साधने वापरण्याविषयी माहितीसाठी, Vivado Design Suite वापरकर्ता मार्गदर्शक: Logic Simulation (UG900) पहा.

संश्लेषण आणि अंमलबजावणी
संश्लेषण आणि अंमलबजावणीच्या तपशीलांसाठी, Vivado Design Suite वापरकर्ता मार्गदर्शक पहा: IP (UG896) सह डिझाइनिंग.

डीबगिंग

या परिशिष्टात Xilinx® सपोर्टवर उपलब्ध संसाधनांविषयी तपशील समाविष्ट आहेत webसाइट आणि डीबगिंग साधने. आयपीला परवाना की आवश्यक असल्यास, की सत्यापित करणे आवश्यक आहे. Vivado® डिझाइन टूल्समध्ये प्रवाहाद्वारे परवानाकृत IP गेट करण्यासाठी अनेक परवाना चेकपॉइंट्स आहेत. परवाना तपासणी यशस्वी झाल्यास, IP निर्मिती सुरू ठेवू शकते. अन्यथा, त्रुटीसह पिढी थांबते. खालील साधनांद्वारे परवाना चेकपॉइंट लागू केले जातात:

  • विवाडो संश्लेषण
  • Vivado अंमलबजावणी
  • write_bitstream (Tcl कमांड)

महत्त्वाचे! चेकपॉईंटवर आयपी परवाना पातळीकडे दुर्लक्ष केले जाते. चाचणी वैध परवाना अस्तित्वात असल्याची पुष्टी करते. हे आयपी परवाना पातळी तपासत नाही.

Xilinx.com वर मदत शोधत आहे

कोर वापरताना डिझाइन आणि डीबग प्रक्रियेत मदत करण्यासाठी, Xilinx सपोर्ट web पृष्ठामध्ये मुख्य संसाधने आहेत जसे की उत्पादन दस्तऐवजीकरण, प्रकाशन नोट्स, उत्तर रेकॉर्ड, ज्ञात समस्यांबद्दल माहिती आणि पुढील उत्पादन समर्थन प्राप्त करण्यासाठी लिंक्स. Xilinx समुदाय मंच देखील उपलब्ध आहेत जेथे सदस्य शिकू शकतात, सहभागी होऊ शकतात, सामायिक करू शकतात आणि Xilinx उपायांबद्दल प्रश्न विचारू शकतात.

दस्तऐवजीकरण
हे उत्पादन मार्गदर्शक कोरशी संबंधित मुख्य दस्तऐवज आहे. हे मार्गदर्शक, डिझाइन प्रक्रियेत मदत करणार्‍या सर्व उत्पादनांशी संबंधित दस्तऐवजीकरणासह, Xilinx सपोर्टवर आढळू शकते. web पृष्ठ किंवा Xilinx® डॉक्युमेंटेशन नेव्हिगेटर वापरून. डाउनलोड पृष्ठावरून Xilinx डॉक्युमेंटेशन नेव्हिगेटर डाउनलोड करा. या साधनाबद्दल आणि उपलब्ध वैशिष्ट्यांबद्दल अधिक माहितीसाठी, स्थापनेनंतर ऑनलाइन मदत उघडा.

उत्तर रेकॉर्ड
उत्तराच्या नोंदींमध्ये सामान्यतः येणाऱ्या समस्यांबद्दल माहिती, या समस्यांचे निराकरण कसे करावे यावरील उपयुक्त माहिती आणि Xilinx उत्पादनातील कोणत्याही ज्ञात समस्यांचा समावेश असतो. वापरकर्त्यांना उपलब्ध सर्वात अचूक माहितीचा प्रवेश आहे याची खात्री करून उत्तर रेकॉर्ड तयार केले जातात आणि दररोज राखले जातात. मुख्य Xilinx समर्थनावरील शोध समर्थन बॉक्स वापरून या कोरसाठी उत्तर रेकॉर्ड शोधले जाऊ शकतात. web पृष्ठ तुमचे शोध परिणाम वाढवण्यासाठी, कीवर्ड वापरा जसे की:

  • उत्पादनाचे नाव
  • साधन संदेश(ले)
  • समोर आलेल्या समस्येचा सारांश

परिणामांना आणखी लक्ष्य करण्यासाठी परिणाम परत आल्यानंतर फिल्टर शोध उपलब्ध आहे.

तांत्रिक सहाय्य
Xilinx या LogiCORE™ IP उत्पादनासाठी Xilinx कम्युनिटी फोरमवर तांत्रिक समर्थन पुरवते जेव्हा उत्पादन दस्तऐवजीकरणात वर्णन केल्याप्रमाणे वापरले जाते. तुम्ही खालीलपैकी कोणतेही करत असल्यास Xilinx वेळेची, कार्यक्षमता किंवा समर्थनाची हमी देऊ शकत नाही:

  • कागदपत्रांमध्ये परिभाषित नसलेल्या उपकरणांमध्ये उपाय लागू करा.
  • उत्पादन दस्तऐवजात परवानगी दिलेल्या पलीकडे समाधान सानुकूलित करा.
  • सुधारित करू नका असे लेबल असलेल्या डिझाइनचा कोणताही विभाग बदला.

प्रश्न विचारण्यासाठी, Xilinx समुदाय मंच वर नेव्हिगेट करा.

अतिरिक्त संसाधने आणि कायदेशीर सूचना

Xilinx संसाधने
उत्तरे, दस्तऐवजीकरण, डाउनलोड आणि मंच यासारख्या समर्थन संसाधनांसाठी, Xilinx समर्थन पहा.

डॉक्युमेंटेशन नेव्हिगेटर आणि डिझाइन हब
Xilinx® Documentation Navigator (DocNav) Xilinx दस्तऐवज, व्हिडिओ आणि समर्थन संसाधनांमध्ये प्रवेश प्रदान करते, जे तुम्ही माहिती शोधण्यासाठी फिल्टर आणि शोधू शकता. DocNav उघडण्यासाठी:

  • Vivado® IDE मधून, मदत → डॉक्युमेंटेशन आणि ट्यूटोरियल निवडा.
    • Windows वर, Start → All Programs → Xilinx Design Tools → DocNav निवडा.
    • लिनक्स कमांड प्रॉम्प्टवर, docnav प्रविष्ट करा.

Xilinx Design Hubs डिझाइन कार्ये आणि इतर विषयांद्वारे आयोजित केलेल्या दस्तऐवजीकरणासाठी लिंक प्रदान करतात, ज्याचा वापर तुम्ही मुख्य संकल्पना जाणून घेण्यासाठी आणि वारंवार विचारले जाणारे प्रश्न सोडवण्यासाठी करू शकता. डिझाइन हबमध्ये प्रवेश करण्यासाठी:

  • DocNav मध्ये, Design Hubs वर क्लिक करा View टॅब
  • Xilinx वर webसाइट, डिझाइन हब पृष्ठ पहा.

टीप: DocNav बद्दल अधिक माहितीसाठी, Xilinx वर डॉक्युमेंटेशन नेव्हिगेटर पृष्ठ पहा webसाइट

संदर्भ
हे दस्तऐवज या मार्गदर्शकासह उपयुक्त पूरक सामग्री प्रदान करतात:

  1.  Vivado Design Suite वापरकर्ता मार्गदर्शक: प्रोग्रामिंग आणि डीबगिंग (UG908)
  2. Vivado Design Suite वापरकर्ता मार्गदर्शक: IP (UG896) सह डिझाइनिंग
  3. Vivado Design Suite वापरकर्ता मार्गदर्शक: IP Integrator (UG994) वापरून IP उपप्रणाली डिझाइन करणे
  4. Vivado Design Suite वापरकर्ता मार्गदर्शक: प्रारंभ करणे (UG910)
  5. Vivado Design Suite वापरकर्ता मार्गदर्शक: लॉजिक सिम्युलेशन (UG900)
  6. Vivado Design Suite वापरकर्ता मार्गदर्शक: अंमलबजावणी (UG904)
  7. ISE ते Vivado Design Suite स्थलांतर मार्गदर्शक (UG911)
  8. AXI प्रोटोकॉल तपासक LogiCORE IP उत्पादन मार्गदर्शक (PG101)
  9. AXI4-स्ट्रीम प्रोटोकॉल तपासक LogiCORE IP उत्पादन मार्गदर्शक (PG145)

पुनरावृत्ती इतिहास
खालील सारणी या दस्तऐवजासाठी पुनरावृत्ती इतिहास दर्शवते.

विभाग पुनरावृत्ती सारांश
11 / 23 / 2020 आवृत्ती 1.1
प्रारंभिक प्रकाशन. N/A

कृपया वाचा: महत्त्वाच्या कायदेशीर सूचना
तुम्हाला येथे उघड केलेली माहिती ("सामग्री") केवळ Xilinx उत्पादनांच्या निवडीसाठी आणि वापरासाठी प्रदान केली आहे. लागू कायद्याद्वारे परवानगी दिलेल्या कमाल मर्यादेपर्यंत: (1) साहित्य “जसे आहे तसे” उपलब्ध करून दिले आहे आणि सर्व दोषांसह, Xilinx याद्वारे सर्व हमी आणि अटी, स्पष्ट, निहित, किंवा वैधानिक, मर्यादित नसलेल्या, मर्यादित नसून, यासह नाकारतो -उल्लंघन, किंवा कोणत्याही विशिष्ट हेतूसाठी योग्यता; आणि (2) Xilinx सामग्रीशी संबंधित, अंतर्गत किंवा त्यांच्याशी संबंधित कोणत्याही प्रकारच्या किंवा निसर्गाच्या कोणत्याही हानी किंवा नुकसानीसाठी (करारात किंवा टोर्टमध्ये, निष्काळजीपणासह, किंवा दायित्वाच्या इतर कोणत्याही सिद्धांतानुसार) जबाबदार असणार नाही. (सामग्रीच्या तुमच्या वापरासह), कोणत्याही प्रत्यक्ष, अप्रत्यक्ष, विशेष, आनुषंगिक किंवा परिणामी नुकसान किंवा नुकसान (डेटा, नफा, सद्भावना, किंवा आणलेल्या कोणत्याही कृतीमुळे झालेल्या कोणत्याही प्रकारचे नुकसान किंवा नुकसान यासह). तृतीय पक्षाद्वारे) जरी असे नुकसान किंवा तोटा वाजवी रीतीने अंदाजे असेल किंवा Xilinx ला त्याच्या शक्यतेचा सल्ला दिला गेला असेल.

Xilinx सामग्रीमध्ये असलेल्या कोणत्याही त्रुटी दुरुस्त करण्यासाठी किंवा सामग्री किंवा उत्पादन वैशिष्ट्यांवरील अद्यतनांबद्दल आपल्याला सूचित करण्याचे कोणतेही बंधन गृहीत धरत नाही. तुम्ही पूर्व लेखी संमतीशिवाय सामग्रीचे पुनरुत्पादन, सुधारणा, वितरण किंवा सार्वजनिकरित्या प्रदर्शन करू शकत नाही. काही उत्पादने Xilinx च्या मर्यादित वॉरंटीच्या अटी व शर्तींच्या अधीन आहेत, कृपया Xilinx च्या विक्रीच्या अटी पहा. viewयेथे एड https://www.xilinx.com/legal.htm#tos; आयपी कोर तुम्हाला Xilinx द्वारे जारी केलेल्या परवान्यामध्ये समाविष्ट असलेल्या वॉरंटी आणि समर्थन अटींच्या अधीन असू शकतात. Xilinx उत्पादने अयशस्वी-सुरक्षित किंवा अयशस्वी-सुरक्षित कार्यप्रदर्शन आवश्यक असलेल्या कोणत्याही अनुप्रयोगामध्ये वापरण्यासाठी डिझाइन केलेले नाहीत किंवा हेतू नाहीत; आपण अशा गंभीर अनुप्रयोगांमध्ये Xilinx उत्पादनांच्या वापरासाठी एकमात्र जोखीम आणि दायित्व गृहीत धरता, कृपया Xilinx च्या विक्री अटींचा संदर्भ घ्या viewयेथे एड https://www.xilinx.com/legal.htm#tos.
या दस्तऐवजात प्राथमिक माहिती आहे आणि ती सूचना न देता बदलू शकते. येथे प्रदान केलेली माहिती अद्याप विक्रीसाठी उपलब्ध नसलेली उत्पादने आणि/किंवा सेवांशी संबंधित आहे आणि ती केवळ माहितीच्या उद्देशाने प्रदान केली गेली आहे आणि विक्रीची ऑफर किंवा संदर्भित उत्पादने आणि/किंवा सेवांचे व्यापारीकरण करण्याचा प्रयत्न म्हणून हेतू नाही, किंवा त्याचा अर्थ लावला जाऊ शकतो. येथे

ऑटोमोटिव्ह ऍप्लिकेशन्स अस्वीकरण
ऑटोमोटिव्ह उत्पादने (भाग क्रमांकावर “XA” म्हणून ओळखली जाते) एअरबॅगच्या तैनातीमध्ये किंवा वाहनांच्या नियंत्रणावर परिणाम करणाऱ्या अनुप्रयोगांमध्ये वापरण्यासाठी हमी दिलेली नाही (“सुरक्षितता सुरक्षितता) सुरक्षितता किंवा रिडंडन्सी वैशिष्ट्य सुसंगत ISO 26262 ऑटोमोटिव्ह सेफ्टी स्टँडर्ड ("सेफ्टी डिझाईन") सह. ग्राहकांनी, उत्पादनांचा समावेश करणार्‍या कोणत्याही प्रणालीचा वापर किंवा वितरण करण्यापूर्वी, सुरक्षिततेच्या उद्देशांसाठी अशा प्रणालींची पूर्णपणे चाचणी घ्यावी. सुरक्षितता डिझाईन शिवाय सुरक्षितता अनुप्रयोगात उत्पादनांचा वापर पूर्णपणे ग्राहकाच्या जोखमीवर आहे, केवळ लागू कायदे आणि नियमांच्या अधीन आहे.
कॉपीराइट 2020 Xilinx, Inc. Xilinx, Xilinx लोगो, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq आणि इतर नियुक्त ब्रँड हे युनायटेड स्टेट्स आणि इतर देशांमध्ये Xilinx चे ट्रेडमार्क आहेत. इतर सर्व ट्रेडमार्क त्यांच्या संबंधित मालकांची मालमत्ता आहेत. PG357 (v1.1) नोव्हेंबर 23, 2020, AXI4-स्ट्रीम इंटरफेस v1.1 सह ILA
पीडीएफ डाउनलोड करा: Xilinx AXI4-स्ट्रीम इंटिग्रेटेड लॉजिक विश्लेषक मार्गदर्शक

संदर्भ

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *