Посібник інтегрованого логічного аналізатора Xilinx AXI4-Stream

Інтегрований логічний аналізатор (ILA) з ядром інтерфейсу AXI4-Stream — це настроюваний логічний аналізатор IP, який можна використовувати для моніторингу внутрішніх сигналів та інтерфейсів проекту. Ядро ILA містить багато розширених функцій сучасних логічних аналізаторів, у тому числі булеві тригерні рівняння та тригери переходу країв. Ядро також пропонує можливість налагодження інтерфейсу та моніторингу, а також перевірку протоколу для відображених у пам’яті AXI та AXI4-Stream. Оскільки ядро ILA є синхронним з проектом, який відстежується, усі обмеження тактового генератора, які застосовуються до вашого проекту, також застосовуються до компонентів ядра ILA. Щоб налагодити інтерфейси в рамках дизайну, ILA IP потрібно додати до дизайну блоку в інтеграторі Vivado® IP. Подібним чином параметр перевірки протоколу AXI4/AXI4-Stream можна ввімкнути для ILA IP в інтеграторі IP. Потім порушення протоколу можна відобразити у формі сигналу viewлогічного аналізатора Vivado.

особливості

Користувач може вибрати кількість портів і ширину зонда.

Цілі зберігання, які вибирає користувач, наприклад блокова оперативна пам’ять і UltraRAM
Кілька портів зонда можна об’єднати в одну умову запуску.

Обираються користувачем слоти AXI для налагодження інтерфейсів AXI у проекті.
Конфігуровані параметри для інтерфейсів AXI, включаючи типи інтерфейсів і трасуванняample глибина.

Дані та властивість тригера для зондів.
Кількість компараторів і ширина для кожного зонда та окремих портів в інтерфейсах.

Інтерфейси перехресного запуску введення/виведення.
Настроювана конвеєрність для вхідних зондів.

Перевірка протоколу AXI4-MM і AXI4-Stream.

Додаткову інформацію про ядро ILA див. у Посібнику користувача Vivado Design Suite: програмування та налагодження (UG908).

Факти IP

Таблиця IP-факторів LogiCORE™
Основні особливості
Сімейство підтримуваних пристроїв1	Versal™ ACAP
Підтримувані інтерфейси користувача	Стандарт IEEE 1149.1 – JTAG
Поставляється з Core
Дизайн Files	RTL
Example Дизайн	Verilog
Випробувальний стенд	Не надається
обмеження File	Обмеження проектування Xilinx® (XDC)
Імітаційна модель	Не надається
Підтримуваний програмний драйвер	N/A
Перевірені потоки проектування2
Дизайн Вхід	Vivado® Design Suite
Симуляція	Про підтримувані симулятори див Інструменти проектування Xilinx: посібник із приміток до випуску.
Синтез	Vivado Synthesis
Підтримка
Усі журнали змін IP Vivado	Журнали змін IP Master Vivado: 72775
Підтримка Xilinx web сторінки
Примітки: 1. Щоб отримати повний список підтримуваних пристроїв, перегляньте каталог Vivado® IP. 2. Інформацію про підтримувані версії інструментів див Інструменти проектування Xilinx: посібник із приміток до випуску.

закінченоview

Навігація вмістом за процесом проектування
Документація Xilinx® організована навколо набору стандартних процесів проектування, щоб допомогти вам знайти відповідний вміст для поточного завдання розробки. Цей документ охоплює такі процеси проектування:

Розробка обладнання, IP та платформи: створення блоків PL IP для апаратної платформи, створення ядер PL, функціональне моделювання підсистеми та оцінка часу Vivado®, використання ресурсів і закриття живлення. Також передбачає розробку апаратної платформи для системної інтеграції. Теми в цьому документі, які стосуються цього процесу проектування, включають:
Описи портів

Синхронізація та скидання
Налаштування та генерація ядра

Core Overview
Сигнали та інтерфейси в конструкції FPGA підключаються до зонда ILA та входів слота. Ці сигнали та інтерфейси, підключені до входів зонда та слота відповідно, є sampведеться на проектній швидкості та зберігається за допомогою блочної оперативної пам’яті на кристалі. Сигнали та інтерфейси в конструкції Versal™ ACAP підключаються до входів датчика ILA та слота. Ці прикріплені сигнали та інтерфейси є sampведеться на розрахункових швидкостях за допомогою вхідного сигналу ядра та зберігається в блоковій пам’яті RAM на мікросхемі. Основні параметри визначають наступне:

Кількість зондів (до 512) і ширина зондів (від 1 до 1024).

Кілька слотів і варіантів інтерфейсу.
Слід сample глибина.

Дані та/або властивість тригера для зондів.
Кількість компараторів для кожного зонда.

Зв'язок із ядром ILA здійснюється за допомогою екземпляра AXI Debug Hub, який підключається до IP-ядра системи керування, інтерфейсу та обробки (CIPS).

Після завантаження конструкції в Versal ACAP використовуйте програмне забезпечення логічного аналізатора Vivado®, щоб налаштувати подію запуску для вимірювання ILA. Після того, як відбувається тригер, sampбуфер заповнюється та завантажується в логічний аналізатор Vivado. Ти можеш view ці дані за допомогою вікна форми сигналу. Зонд sampФункціональність файлу та тригера реалізована в області програмованої логіки. Вбудована блокова оперативна пам’ять або пам’ять UltraRAM на основі об’єкта зберігання, вибраного під час налаштування, яка зберігає дані, доки їх не завантажить програмне забезпечення. Для ініціювання подій, збору даних або зв’язку з ядром ILA не потрібні введення чи виведення користувача. Ядро ILA здатне контролювати сигнали на рівні інтерфейсу, воно може передавати інформацію на рівні транзакцій, таку як незавершені транзакції для інтерфейсів AXI4.

Компаратор запуску датчика ILA
Кожен вхід датчика підключено до тригерного компаратора, який здатний виконувати різні операції. Під час виконання компаратор може бути налаштований на виконання порівнянь = або !=. Це включає шаблони відповідних рівнів, наприклад X0XX101. Він також включає виявлення переходів країв, таких як наростаючий край (R), спадаючий край (F), будь-який край (B) або відсутність переходу (N). Тригерний компаратор може виконувати більш складні порівняння, включаючи >, <, ≥ і ≤.

ВАЖЛИВО! Компаратор встановлюється під час роботи через логічний аналізатор Vivado®.

Умова запуску ILA
Умова тригера є результатом логічного обчислення «І» або «АБО» кожного з результатів компаратора запуску зонда ILA. Використовуючи логічний аналізатор Vivado®, ви вибираєте, чи використовувати зонди запуску компараторів «І» чи «АБО». Налаштування «AND» викликає подію тригера, коли всі порівняння датчиків ILA задоволені. Налаштування «АБО» викликає подію тригера, коли будь-яке порівняння зонду ILA задоволено. Умова запуску – це подія запуску, яка використовується для вимірювання траси ILA.

Додатки

Ядро ILA розроблено для використання в програмі, яка вимагає перевірки або налагодження за допомогою Vivado®. На наступному малюнку показано записи та зчитування ядра CIPS IP із контролера оперативної пам’яті блоку AXI через мережу AXI на кристалі (NoC). Ядро ILA підключено до мережі інтерфейсу між AXI NoC і блоковим контролером оперативної пам’яті AXI для моніторингу транзакції AXI4 в апаратному менеджері.

Ліцензування та замовлення
Цей IP-модуль Xilinx® LogiCORE™ надається безкоштовно з Xilinx Vivado® Design Suite згідно з умовами ліцензії кінцевого користувача Xilinx.
Примітка: Щоб переконатися, що вам потрібна ліцензія, перевірте стовпець «Ліцензія» в каталозі IP. Включено означає, що ліцензія включена до Vivado® Design Suite; Купівля означає, що ви повинні придбати ліцензію на використання ядра. Інформація про інші IP-модулі Xilinx® LogiCORE™ доступна на сторінці інтелектуальної власності Xilinx. Щоб отримати інформацію про ціни та доступність інших модулів і інструментів Xilinx LogiCORE IP, зверніться до місцевого торгового представника Xilinx.

Специфікація продукту

Описи портів
У наведених нижче таблицях наведено відомості про порти та параметри ILA.
Порти ILA

Таблиця 1: Порти ILA
Назва порту	I/O	опис
clk	I	Дизайн годинника, який синхронізує всі тригери та логіку зберігання.
зонд [ – 1:0]	I	Вхід порту зонду. Номер порту зонда знаходиться в діапазоні від 0 до 511. Ширина порту зонда (позначається ) знаходиться в діапазоні від 1 до 1024. Ви повинні оголосити цей порт як вектор. Для 1-бітного порту використовуйте зонд [0:0].
trig_out	O	Порт trig_out може бути створений або з умови тригера, або із зовнішнього порту trig_in. Існує контроль часу виконання з аналізатора логіки для перемикання між умовою запуску та trig_in для керування trig_out.
trig_in	I	Вхідний порт тригера, який використовується в системі на основі процесу для вбудованого перехресного тригера. Можна підключити до іншого ILA для створення каскадного тригера.
slot_ _	I	Інтерфейс слота. Тип інтерфейсу створюється динамічно на основі slot_ _ параметр типу інтерфейсу. Окремі порти в інтерфейсах доступні для моніторингу в менеджері обладнання.
trig_out_ack	I	Підтвердження для trig_out.
trig_in_ack	O	Підтвердження trig_in.
скинути	I	Тип входу ILA, коли встановлено значення «Монітор інтерфейсу», цей порт має бути таким самим сигналом скидання, який є синхронним із логікою розробки, підключеною до Slot_ _ порти ядра ILA.
S_ОСІ	I/O	Додатковий порт. Використовується для підключення вручну до ядра AXI Debug Hub, коли в Додаткових параметрах вибрано «Увімкнути потоковий інтерфейс AXI4 для ручного підключення до AXI Debug Hub».
M_AXIS	I/O	Додатковий порт. Використовується для підключення вручну до ядра AXI Debug Hub, коли в «Додаткових параметрах» вибрано «Увімкнути AXI4-Stram Interface для ручного підключення до AXI Debug Hub».

Таблиця 1: Порти ILA (продовження)
Назва порту	I/O	опис
aresetn	I	Додатковий порт. Використовується для підключення вручну до ядра AXI Debug Hub, коли в «Додаткових параметрах» вибрано «Увімкнути AXI4-Stram Interface для ручного підключення до AXI Debug Hub». Цей порт має бути синхронним із портом скидання AXI Debug Hub.
акл	I	Додатковий порт. Використовується для підключення вручну до ядра AXI Debug Hub, коли в «Додаткових параметрах» вибрано «Увімкнути AXI4-Stram Interface для ручного підключення до AXI Debug Hub». Цей порт має бути синхронним із портом синхронізації AXI Debug Hub.

Параметри ILA

Таблиця 2: Параметри ILA
Параметр	Допустимий Цінності	Значення за замовчуванням	опис
Назва_компонента	Рядок з A–Z, 0–9 і _ (підкреслення)	ila_0	Ім'я створеного компонента.
C_NUM_OF_PROBES	1–512	1	Кількість портів зонда ILA.
C_MEMORY_TYPE	0, 1	0	Цільове сховище для отриманих даних. 0 відповідає блоку RAM, а 1 відповідає UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Глибина буфера зберігання зонда. Це число представляє максимальну кількість sampфайли, які можна зберігати під час виконання для кожного входу зонда.
C_PROBE _WIDTH	1–1024	1	Ширина порту зонда . Де це порт зонду зі значенням від 0 до 1,023.
C_TRIGOUT_EN	Правда/Неправда	НЕПРАВДА	Вмикає функцію запуску. Використовуються порти trig_out і trig_out_ack.
C_TRIGIN_EN	Правда/Неправда	НЕПРАВДА	Вмикає функцію запуску. Використовуються порти trig_in і trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Додайте додаткові flops до портів зонда. Один параметр застосовується до всіх портів зонда.
ALL_PROBE_SAME_MU	Правда/Неправда	ПРАВДА	Це змушує однакові одиниці порівняння (одиниці відповідності) для всіх зондів.
C_PROBE _MU_CNT	1–16	1	Кількість одиниць порівняльного значення (відповідності) на зонд. Це дійсне, лише якщо ALL_PROBE_SAME_MU має значення FALSE.
C_PROBE _TYPE	ДАНІ і ТРИГЕР, ТРИГЕР, ДАНІ	ДАНІ та ТРИГЕР	Щоб вибрати вибраний зонд для визначення умови тригера або для зберігання даних, або для обох.
C_ADV_TRIGGER	Правда/Неправда	НЕПРАВДА	Вмикає опцію попереднього запуску. Це вмикає кінцевий автомат запуску, і ви можете написати власну послідовність запуску в Vivado Logic Analyzer.

Таблиця 2: Параметри ILA (продовження)
Параметр	Допустимий Цінності	Значення за замовчуванням	опис
C_NUM_MONITOR_SLOTS	1-11	1	Кількість інтерфейсних слотів.
Примітки: 1. Максимальна кількість одиниць порівняння (відповідності) обмежена 1,024. Для основного тригера (C_ADV_TRIGGER = FALSE) кожен зонд має одну одиницю значення порівняння (як у попередній версії). Але для опції попереднього тригера (C_ADV_TRIGGER = TRUE) це означає, що окремі зонди можуть мати можливий вибір кількості одиниць порівняння значень від одного до чотирьох. Але всі одиниці порівняння не повинні перевищувати 1,024. Це означає, що якщо вам потрібні чотири одиниці порівняння на зонд, то вам дозволено використовувати лише 256 зондів.

Проектування з ядром

Цей розділ містить рекомендації та додаткову інформацію для полегшення проектування з ядром.

Тактування
Вхідний порт clk - це годинник, який використовується ядром ILA для реєстрації значень зонду. Для досягнення найкращих результатів це має бути той самий тактовий сигнал, який синхронізується з логікою проектування, підключеною до портів зонду ядра ILA. Під час підключення вручну за допомогою AXI Debug Hub сигнал aclk має бути синхронним із вхідним портом годинника AXI Debug Hub.

Скидання
Коли ви встановлюєте тип входу ILA на монітор інтерфейсу, порт скидання має бути тим самим сигналом скидання, який є синхронним із логікою проекту, інтерфейс якої підключено до
slot_ _ порт ядра ILA. Для ручного підключення до ядра AXI Debug Hub поточний порт має бути синхронним із портом скидання ядра AXI Debug Hub.

Етапи потоку проектування
У цьому розділі описано налаштування та генерування ядра, обмеження ядра, а також етапи моделювання, синтезу та впровадження, які є специфічними для цього ядра IP. Більш детальну інформацію про стандартні потоки проектування Vivado® та IP-інтегратор можна знайти в наступних посібниках користувача Vivado Design Suite:

Посібник користувача Vivado Design Suite: Проектування IP-підсистем за допомогою IP Integrator (UG994)
Посібник користувача Vivado Design Suite: проектування за допомогою IP (UG896)
Посібник користувача Vivado Design Suite: початок роботи (UG910)
Посібник користувача Vivado Design Suite: логічне моделювання (UG900)

Налаштування та генерація ядра

Цей розділ містить інформацію про використання інструментів Xilinx® для налаштування та створення ядра в Vivado® Design Suite. Якщо ви налаштовуєте та створюєте ядро в інтеграторі IP Vivado, див. Посібник користувача Vivado Design Suite: проектування підсистем IP за допомогою інтегратора IP (UG994) для отримання докладної інформації. IP-інтегратор може автоматично обчислювати певні значення конфігурації під час перевірки або генерації проекту. Щоб перевірити, чи змінюються значення, перегляньте опис параметра в цьому розділі. до view значення параметра, запустіть команду validate_bd_design у консолі Tcl. Ви можете налаштувати IP для використання у своєму проекті, вказавши значення для різних параметрів, пов’язаних із ядром IP, виконавши наступні дії:

Виберіть IP-адресу з каталогу IP-адрес.
Двічі клацніть вибрану IP-адресу або виберіть команду «Налаштувати IP» на панелі інструментів або клацніть правою кнопкою миші меню.

Для отримання додаткової інформації див. Посібник користувача Vivado Design Suite: Проектування за допомогою IP (UG896) і Посібник користувача Vivado Design Suite: Початок роботи (UG910). Малюнки в цьому розділі є ілюстраціями Vivado IDE. Макет, зображений тут, може відрізнятися від поточної версії.

Щоб отримати доступ до ядра, виконайте наступне:

Відкрийте проект, вибравши File потім Відкрийте проект або створіть новий проект, вибравши File потім Новий проект у Vivado.
Відкрийте каталог IP і перейдіть до будь-якої таксономії.

Двічі клацніть ILA, щоб відкрити основну назву Vivado IDE.

Панель загальних параметрів
На наступному малюнку показано вкладку «Загальні параметри» в налаштуваннях «Нативний», за допомогою яких можна вказати параметри:

На наступному малюнку показано вкладку «Загальні параметри» в налаштуванні AXI, яка дозволяє вказати параметри:

Назва компонента: використовуйте це текстове поле, щоб надати унікальну назву модуля для ядра ILA.

Тип введення ILA: цей параметр визначає, який тип інтерфейсу чи сигналу ILA має налагоджувати. Наразі значення цього параметра: «Native Probes», «Interface Monitor» і «Mixed».
Кількість зондів: використовуйте це текстове поле, щоб вибрати кількість портів зондів на ядрі ILA. Допустимий діапазон, який використовується в Vivado® IDE, становить від 1 до 64. Якщо вам потрібно більше 64 портів зонду, вам потрібно використовувати потік команд Tcl для створення ядра ILA.
Кілька слотів інтерфейсу (доступно лише для типу монітора інтерфейсу та змішаного типу): цей параметр дозволяє вибрати кількість слотів інтерфейсу AXI, які потрібно підключити до ILA.

Однакова кількість компараторів для всіх портів зонда: кількість компараторів на зонд можна налаштувати на цій панелі. Вибравши, можна ввімкнути однакову кількість компараторів для всіх зондів.

Панелі портів зонда
На наступному малюнку показано вкладку Probe Ports, на якій можна вказати параметри:

Панель портів зонда: ширину кожного порту зонда можна налаштувати на панелях портів зонда. Кожна панель портів зонда має до семи портів.
Ширина зонда: можна вказати ширину кожного порту зонда. Допустимий діапазон – від 1 до 1024.
Кількість компараторів: цей параметр увімкнено лише тоді, коли параметр «Однакова кількість компараторів для всіх портів зонда» вимкнено. Можна встановити компаратор для кожного датчика в діапазоні від 1 до 16.

Дані та/або тригер: за допомогою цього параметра можна встановити тип зонда для кожного зонда. Дійсні параметри: DATA_and_TRIGGER, DATA і TRIGGER.
Параметри компаратора: за допомогою цього параметра можна встановити тип операції або порівняння для кожного зонда.

Параметри інтерфейсу
На наступному малюнку показано вкладку «Параметри інтерфейсу», якщо для типу введення ILA вибрано «Монітор інтерфейсу» або «Змішаний тип».

Тип інтерфейсу: постачальник, бібліотека, ім’я та версія (VLNV) інтерфейсу, який буде відстежуватися ядром ILA.
AXI-MM ID Width: Вибирає ширину ID інтерфейсу AXI, коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.

Ширина даних AXI-MM: Вибирає параметри, що відповідають slot_Вибирає ширину даних інтерфейсу AXI, коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Ширина адреси AXI-MM: Вибирає ширину адреси інтерфейсу AXI, коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Увімкнути перевірку протоколу AXI-MM/Stream: увімкнути перевірку протоколу AXI4-MM або AXI4-Stream для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM або AXI4-Stream, де це номер слота.

Увімкнути лічильники відстеження транзакцій: вмикає можливість відстеження транзакцій AXI4-MM.
Кількість незавершених транзакцій читання: визначає кількість незавершених транзакцій читання на ідентифікатор. Значення має дорівнювати або перевищувати кількість незавершених транзакцій читання для цього підключення.
Кількість незавершених транзакцій запису: визначає кількість незавершених транзакцій запису на ідентифікатор. Значення має дорівнювати або перевищувати кількість незавершених транзакцій запису для цього підключення.

Моніторити сигнали стану APC: увімкнути моніторинг сигналів стану APC для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал адреси читання AXI як дані: виберіть сигнали каналу адреси читання для зберігання даних для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал адреси читання AXI як тригер: виберіть сигнали каналу адреси читання для визначення умови запуску для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.

Налаштувати канал даних читання AXI як дані: Виберіть сигнали каналу даних читання для зберігання даних для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал даних читання AXI як тригер: виберіть сигнали каналу даних читання для визначення умов запуску для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал адреси запису AXI як дані: Виберіть сигнали каналу адреси запису для зберігання даних для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.

Налаштувати канал адреси запису AXI як тригер: виберіть сигнали каналу адреси запису для визначення умов запуску для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал даних запису AXI як дані: виберіть сигнали каналу запису даних для зберігання даних для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал даних запису AXI як тригер: виберіть сигнали каналу даних запису для визначення умови запуску для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.

Налаштувати канал відповіді на запис AXI як дані: виберіть сигнали каналу відповіді на запис для зберігання даних для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Налаштувати канал відповіді на запис AXI як тригер: виберіть сигнали каналу відповіді на запис для визначення умови запуску для слота коли slot_ тип інтерфейсу налаштовано як AXI-MM, де це номер слота.
Ширина Tdata AXI-Stream: вибирає ширину Tdata інтерфейсу AXI-Stream, коли slot_ тип інтерфейсу налаштовано як AXI-Stream, де це номер слота.

Ширина TID AXI-Stream: Вибирає ширину TID інтерфейсу AXI-Stream, коли slot_ тип інтерфейсу налаштовано як AXI-Stream, де це номер слота.
AXI-Stream TUSER Width: Вибирає ширину TUSER інтерфейсу AXI-Stream, коли slot_ тип інтерфейсу налаштовано як AXI-Stream, де це номер слота.
AXI-Stream TDEST Width: Вибирає ширину TDEST інтерфейсу AXI-Stream, коли slot_ тип інтерфейсу налаштовано як AXI-Stream, де це номер слота.

Налаштувати сигнали AXIS як дані: виберіть сигнали AXI4-Stream для зберігання даних для слота
коли slot_ тип інтерфейсу налаштовано як AXI-Stream, де це номер слота.
Налаштувати сигнали AXIS як тригер: виберіть сигнали AXI4-Stream для визначення умови тригера для слота коли slot_ тип інтерфейсу налаштовано як AXI-Stream, де це номер слота.
Configure Slot as Data and/or Trigger (Налаштувати слот як дані та/або тригер): Вибирає сигнали слота, відмінні від AXI, для визначення умови тригера або для цілей зберігання даних, або для обох для слота коли slot_ тип інтерфейсу налаштовано як не-AXI, де це номер слота.

Параметри зберігання
На наступному малюнку показано вкладку «Параметри зберігання», яка дозволяє вибрати тип цільового зберігання та обсяг пам’яті, яка буде використовуватися:

Цільове сховище: цей параметр використовується для вибору типу цільового сховища зі спадного меню.

Глибина даних: цей параметр використовується для вибору відповідних sampглибину файлу зі спадного меню.

Додаткові параметри
На наступному малюнку показано вкладку «Додаткові параметри».

Увімкнути інтерфейс AXI4-Stream для ручного підключення до концентратора налагодження AXI: якщо ввімкнено, цей параметр надає інтерфейс AXIS для IP-адреси для підключення до концентратора налагодження AXI.
Enable Trigger Input Interface: позначте цей параметр, щоб увімкнути додатковий тригерний вхідний порт.
Enable Trigger Output Interface (Увімкнути тригерний вихідний інтерфейс): позначте цей параметр, щоб увімкнути додатковий тригерний вихідний порт.

Вхідна труба Stages: Виберіть кількість регістрів, які ви хочете додати для зонда, щоб покращити результати впровадження. Цей параметр стосується всіх зондів.
Розширений тригер: поставте прапорець, щоб увімкнути послідовність тригерів на основі кінцевого автомата.

Генерація виходу
Докладніше див. у посібнику користувача Vivado Design Suite: Проектування за допомогою IP (UG896).

Обмеження ядра

Необхідні обмеження
Ядро ILA включає XDC file який містить відповідні обмеження хибного шляху, щоб запобігти надмірному обмеженню домену синхронізації, що перетинає шляхи синхронізації. Також очікується, що тактовий сигнал, підключений до вхідного порту clk ядра ILA, належним чином обмежений у вашому проекті.

Вибір пристрою, комплектації та рівня швидкості
Цей розділ не стосується цього ядра IP.

Тактові частоти
Цей розділ не стосується цього ядра IP.

Управління годинником
Цей розділ не стосується цього ядра IP.
Розміщення годинника
Цей розділ не стосується цього ядра IP.
Банківська справа
Цей розділ не стосується цього ядра IP.

Розміщення трансивера
Цей розділ не стосується цього ядра IP.
Стандарт I/O і розміщення
Цей розділ не стосується цього ядра IP.

Симуляція

Щоб отримати вичерпну інформацію про компоненти моделювання Vivado®, а також інформацію про використання підтримуваних інструментів сторонніх розробників, перегляньте посібник користувача Vivado Design Suite: Logic Simulation (UG900).

Синтез і реалізація
Докладніше про синтез і реалізацію див. у Посібнику користувача Vivado Design Suite: Проектування за допомогою IP (UG896).

Налагодження

Цей додаток містить докладну інформацію про ресурси, доступні на Xilinx® Support webсайт і засоби налагодження. Якщо для IP потрібен ліцензійний ключ, ключ необхідно перевірити. Інструменти проектування Vivado® мають кілька контрольних точок ліцензії для проходження ліцензованої IP через потік. Якщо перевірка ліцензії пройшла успішно, IP-адреса може продовжити генерацію. В іншому випадку генерація припиняється з помилкою. Контрольні точки ліцензій забезпечуються такими інструментами:

Vivado Synthesis

Реалізація Vivado
write_bitstream (команда Tcl)

ВАЖЛИВО! Рівень ліцензії IP ігнорується на контрольних точках. Тест підтверджує наявність дійсної ліцензії. Він не перевіряє рівень ліцензії IP.

Пошук довідки на Xilinx.com

Для допомоги в процесі проектування та налагодження під час використання ядра, Xilinx Support web сторінка містить основні ресурси, такі як документація продукту, примітки до випуску, записи відповідей, інформація про відомі проблеми та посилання для отримання подальшої підтримки продукту. Також доступні форуми спільноти Xilinx, де учасники можуть дізнаватися, брати участь, ділитися та ставити запитання про рішення Xilinx.

Документація
Цей посібник із продукту є основним документом, пов’язаним із ядром. Цей посібник разом із документацією, пов’язаною з усіма продуктами, які допомагають у процесі проектування, можна знайти на сайті підтримки Xilinx web або за допомогою Xilinx® Documentation Navigator. Завантажте Xilinx Documentation Navigator зі сторінки завантажень. Щоб отримати додаткові відомості про цей інструмент і доступні функції, відкрийте онлайн-довідку після встановлення.

Записи відповідей
Записи відповідей містять інформацію про типові проблеми, корисну інформацію про те, як вирішити ці проблеми, і будь-які відомі проблеми з продуктом Xilinx. Записи відповідей створюються та підтримуються щодня, щоб користувачі мали доступ до найточнішої доступної інформації. Записи відповідей для цього ядра можна знайти за допомогою вікна підтримки пошуку на головній підтримці Xilinx web сторінки. Щоб максимізувати результати пошуку, використовуйте такі ключові слова, як:

Назва продукту
Інструмент повідомлення
Короткий опис виниклої проблеми

Після повернення результатів доступний фільтр пошуку для подальшого націлювання на результати.

Технічна підтримка
Xilinx надає технічну підтримку на форумах спільноти Xilinx для цього продукту LogiCORE™ IP, якщо він використовується, як описано в документації продукту. Xilinx не може гарантувати терміни, функціональність або підтримку, якщо ви зробите будь-яке з наступного:

Впровадити рішення в пристроях, які не визначені в документації.

Налаштуйте рішення більше, ніж це дозволено в документації продукту.
Змініть будь-який розділ дизайну з позначкою НЕ ЗМІНЮВАТИ.

Щоб поставити запитання, перейдіть на форуми спільноти Xilinx.

Додаткові ресурси та правові повідомлення

Ресурси Xilinx
Для ресурсів підтримки, таких як відповіді, документація, завантаження та форуми, перегляньте розділ підтримки Xilinx.

Навігатор документації та центри дизайну
Xilinx® Documentation Navigator (DocNav) надає доступ до документів, відео та допоміжних ресурсів Xilinx, які можна фільтрувати та шукати для пошуку інформації. Щоб відкрити DocNav:

• У Vivado® IDE виберіть Довідка → Документація та навчальні посібники.
• У Windows виберіть Пуск → Усі програми → Xilinx Design Tools → DocNav.
• У командному рядку Linux введіть docnav.

Xilinx Design Hubs надають посилання на документацію, упорядковану за завданнями проектування та іншими темами, які можна використовувати для вивчення ключових понять і відповідей на поширені запитання. Щоб отримати доступ до Design Hubs:

У DocNav клацніть Design Hubs View вкладка.
На Xilinx webдивіться сторінку Design Hubs.

Примітка: Для отримання додаткової інформації про DocNav перегляньте сторінку Documentation Navigator на Xilinx webсайт.

Список літератури
Ці документи містять додатковий матеріал, корисний для цього посібника:

Посібник користувача Vivado Design Suite: програмування та налагодження (UG908)

Посібник користувача Vivado Design Suite: проектування за допомогою IP (UG896)
Посібник користувача Vivado Design Suite: Проектування IP-підсистем за допомогою IP Integrator (UG994)
Посібник користувача Vivado Design Suite: початок роботи (UG910)

Посібник користувача Vivado Design Suite: логічне моделювання (UG900)
Посібник користувача Vivado Design Suite: впровадження (UG904)
Посібник з міграції ISE до Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP Product Guide (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Історія версій
У наведеній нижче таблиці показано історію переглядів цього документа.

Розділ	Резюме ревізії
11 / 23 / 2020 Версія 1.1
Початковий випуск.	N/A

Прочитайте: Важливі правові повідомлення
Інформація, надана вам нижче («Матеріали»), надається виключно для вибору та використання продуктів Xilinx. У максимальному обсязі, дозволеному чинним законодавством: (1) Матеріали надаються «ЯК Є» та з усіма недоліками, Xilinx цим ВІДМОВЛЯЄТЬСЯ ВІД УСІХ ГАРАНТІЙ ТА УМОВ, ЯВНИХ, НЕПРЯМИХ АБО ЗАКОНОДАВНИХ, ВКЛЮЧАЮЧИ, АЛЕ НЕ ОБМЕЖУЮЧИСЬ, ГАРАНТІЇ ПРИДАТНОСТІ ДЛЯ ПРОДАЖУ, НЕ -ПОРУШЕННЯ АБО ПРИДАТНІСТЬ ДЛЯ БУДЬ-ЯКОЇ КОНКРЕТНОЇ МЕТИ; і (2) Xilinx не несе відповідальності (як за договором, так і за правопорушення, включно з недбалістю, або за будь-якою іншою теорією відповідальності) за будь-які збитки чи збитки будь-якого роду чи характеру, пов’язані з Матеріалами, що виникають або пов’язані з ними. (включно з використанням вами Матеріалів), включно з будь-якими прямими, непрямими, спеціальними, випадковими чи непрямими збитками чи збитками (включаючи втрату даних, прибутку, доброї волі чи будь-які збитки чи збитки, понесені в результаті будь-якої судової дії третьою стороною), навіть якщо таке пошкодження чи збиток можна було розумно передбачити або Xilinx було повідомлено про можливість такого.

Xilinx не бере на себе зобов’язань виправляти будь-які помилки, що містяться в Матеріалах, або повідомляти вас про оновлення Матеріалів або специфікацій продукту. Ви не можете відтворювати, змінювати, поширювати або публічно демонструвати Матеріали без попередньої письмової згоди. На певні продукти поширюються умови обмеженої гарантії Xilinx. Зверніться до Умов продажу Xilinx, які можна viewред https://www.xilinx.com/legal.htm#tos; На IP-ядра можуть поширюватися умови гарантії та підтримки, які містяться в ліцензії, виданій вам компанією Xilinx. Продукти Xilinx не розроблені та не призначені для відмовостійкості або для використання в будь-якій програмі, що потребує відмовостійкості; Ви берете на себе повний ризик і відповідальність за використання продуктів Xilinx у таких критичних програмах, будь ласка, зверніться до Умов продажу Xilinx, які можна viewред https://www.xilinx.com/legal.htm#tos.
Цей документ містить попередню інформацію та може бути змінено без попередження. Надана тут інформація стосується продуктів і/або послуг, які ще не доступні для продажу, і надається виключно в інформаційних цілях і не призначена або тлумачиться як пропозиція продажу чи спроба комерціалізації продуктів і/або послуг, про які йдеться тут.

ВІДМОВА ВІД ВІДПОВІДАЛЬНОСТІ В АВТОМОБІЛЬНИХ ПРОГРАМАХ
АВТОМОБІЛЬНІ ПРОДУКТИ (ПОЗНАЧЕНІ ЯК «XA» У НОМЕрі ДЕТАЛІ) НЕ МАЮТЬ ГАРАНТІЇ НА ВИКОРИСТАННЯ ДЛЯ РОЗКРИТТЯ ПОДУШОК БЕЗПЕКИ АБО ДЛЯ ВИКОРИСТАННЯ В ПРОГРАМАХ, ЩО ВПЛИВАЮТЬ НА КЕРУВАННЯ АВТОМОБІЛЕМ («ЗАСТОСУВАННЯ БЕЗПЕКИ»), ЯКЩО НЕ ІСНУЄ КОНЦЕПЦІЯ БЕЗПЕКИ АБО ПОЗИЦІЙНА ФУНКЦІЯ ІЗ СТАНДАРТОМ АВТОМОБІЛЬНОЇ БЕЗПЕКИ ISO 26262 («ДИЗАЙН БЕЗПЕКИ»). КЛІЄНТИ ПОВИННІ ПЕРЕД ВИКОРИСТАННЯМ АБО РОЗПОВСЮДЖЕННЯМ БУДЬ-ЯКИХ СИСТЕМ, ЩО ВХОДИТЬ ПРОДУКТИ, РЕЦЕНТНО ТЕСТУВАТИ ТАКІ СИСТЕМИ З ЦІЛЕЙ БЕЗПЕКИ. ВИКОРИСТАННЯ ПРОДУКЦІЇ В ЦЕЛЯХ БЕЗПЕКИ БЕЗ КОНСТРУКЦІЇ БЕЗПЕКИ ЗДІЙСНЮЄТЬСЯ ПОВНІСТЮ НА РИЗИК КЛІЄНТА ЛИШЕ ЗА ДІЙСНИМ ЗАКОНОДАВСТВОМ ТА НОРМАМИ, ЩО РЕГУЛЮЮТЬ ОБМЕЖЕННЯ ВІДПОВІДАЛЬНОСТІ ЗА ПРОДУКТ.
Авторське право 2020 Xilinx, Inc. Xilinx, логотип Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq та інші зазначені бренди, включені тут, є товарними знаками Xilinx у Сполучених Штатах та інших країнах. Усі інші торгові марки є власністю відповідних власників. PG357 (v1.1) 23 листопада 2020 р., ILA з інтерфейсом AXI4-Stream v1.1
Завантажити PDF: Посібник інтегрованого логічного аналізатора Xilinx AXI4-Stream

Список літератури

Посібник користувача