ザイリンクス AXI4-Stream 統合ロジック アナライザー ガイド
導入
AXI4-Stream インターフェイス コアを備えた統合ロジック アナライザー (ILA) は、デザインの内部信号とインターフェイスを監視するために使用できるカスタマイズ可能なロジック アナライザー IP です。ILA コアには、ブール トリガー方程式やエッジ遷移トリガーなど、最新のロジック アナライザーの高度な機能が多数含まれています。また、このコアは、メモリ マップされた AXI および AXI4-Stream のプロトコル チェックに加えて、インターフェイスのデバッグと監視機能も提供します。ILA コアは監視対象のデザインと同期しているため、デザインに適用されるすべてのデザイン クロック制約は、ILA コアのコンポーネントにも適用されます。デザイン内のインターフェイスをデバッグするには、Vivado® IP インテグレーターでブロック デザインに ILA IP を追加する必要があります。同様に、IP インテグレーターで ILA IP の AXI4/AXI4-Stream プロトコル チェック オプションを有効にできます。プロトコル違反は、波形に表示できます。 viewVivado ロジック アナライザーの er。
特徴
- ユーザーが選択可能なプローブ ポートの数とプローブの幅。
- ブロックRAMやUltraRAMなどのユーザーが選択可能なストレージターゲット
- 複数のプローブ ポートを 1 つのトリガー条件に組み合わせることができます。
- 設計内の AXI インターフェイスをデバッグするための、ユーザーが選択可能な AXI スロット。
- インターフェースタイプやトレースを含むAXIインターフェースの設定可能なオプションamp深さ。
- プローブのデータとトリガーのプロパティ。
- コンパレータの数と、各プローブの幅、およびインターフェース内の個々のポートの幅。
- 入力/出力クロストリガーインターフェース。
- 入力プローブ用の設定可能なパイプライン。
- AXI4-MM および AXI4-Stream プロトコル チェック。
ILA コアの詳細については、『Vivado Design Suite ユーザー ガイド: プログラミングおよびデバッグ (UG908)』を参照してください。
IP に関する事実
| LogiCORE™ IP ファクト表 | |
| コアの詳細 | |
| サポートされているデバイス ファミリ1 | Versal™ ACAP |
| サポートされているユーザーインターフェイス | IEEE 規格 1149.1 – JTAG |
| コア付き | |
| デザイン Files | リアルタイム |
| Exampルデザイン | ベリログ |
| テストベンチ | 提供されていません |
| 制約 File | Xilinx® デザイン制約 (XDC) |
| シミュレーションモデル | 提供されていません |
| サポートされているS/Wドライバー | 該当なし |
| テスト済みの設計フロー2 | |
| デザインエントリー | Vivado® デザインスイート |
| シミュレーション | サポートされているシミュレータについては、 Xilinx デザイン ツール: リリース ノート ガイド. |
| 合成 | Vivado 合成 |
| サポート | |
| すべての Vivado IP 変更ログ | マスター Vivado IP 変更ログ: 72775 |
| ザイリンクス サポート web ページ | |
| 注:
1. サポートされているデバイスの完全なリストについては、Vivado® IP カタログを参照してください。 2. ツールのサポートされているバージョンについては、 Xilinx デザイン ツール: リリース ノート ガイド. |
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以上view
デザインプロセスによるコンテンツのナビゲート
Xilinx® のドキュメントは、一連の標準設計プロセスに基づいて構成されており、現在の開発タスクに関連するコンテンツを見つけるのに役立ちます。このドキュメントでは、次の設計プロセスについて説明します。
- ハードウェア、IP、およびプラットフォーム開発: ハードウェア プラットフォーム用の PL IP ブロックの作成、PL カーネルの作成、サブシステムの機能シミュレーション、および Vivado® のタイミング、リソースの使用、および電力収支の評価。また、システム統合用のハードウェア プラットフォームの開発も含まれます。このドキュメントでこの設計プロセスに適用されるトピックは次のとおりです。
- ポートの説明
- クロッキングとリセット
- コアのカスタマイズと生成
コアオーバーview
FPGA設計の信号とインターフェースは、ILAプローブとスロット入力に接続されます。これらの信号とインターフェースは、それぞれプローブとスロット入力に接続され、amp設計速度でリードされ、オンチップブロックRAMを使用して保存されます。Versal™ ACAP設計の信号とインターフェイスは、ILAプローブとスロット入力に接続されます。これらの接続された信号とインターフェイスは、ampコア クロック入力を使用して設計速度で実行され、オンチップ ブロック RAM メモリに保存されます。コア パラメータは以下を指定します。
- プローブの数 (最大 512) とプローブの幅 (1 ～ 1024)。
- 多数のスロットおよびインターフェース オプション。
- トレースsamp深さ。
- プローブのデータおよび/またはトリガーのプロパティ。
- 各プローブのコンパレータの数。
ILA コアとの通信は、制御、インターフェイス、および処理システム (CIPS) IP コアに接続する AXI デバッグ ハブのインスタンスを使用して行われます。
デザインがVersal ACAPにロードされたら、Vivado®ロジックアナライザソフトウェアを使用してILA測定のトリガーイベントを設定します。トリガーが発生すると、ampleバッファが満たされ、Vivadoロジックアナライザにアップロードされます。 view このデータは波形ウィンドウを使用して表示されます。プローブはampファイルおよびトリガー機能は、プログラマブル ロジック領域に実装されています。オンチップ ブロック RAM または UltraRAM メモリは、カスタマイズ中に選択したストレージ ターゲットに基づいており、ソフトウェアによってアップロードされるまでデータを保存します。イベントをトリガーしたり、データをキャプチャしたり、ILA コアと通信したりするために、ユーザー入力や出力は必要ありません。ILA コアはインターフェイス レベルの信号を監視でき、AXI4 インターフェイスの未処理トランザクションなどのトランザクション レベルの情報を伝達できます。
ILA プローブ トリガー コンパレータ
各プローブ入力は、さまざまな操作を実行できるトリガー コンパレータに接続されています。実行時に、コンパレータは = または != の比較を実行するように設定できます。これには、X0XX101 などのレベル パターンの一致が含まれます。また、立ち上がりエッジ (R)、立ち下がりエッジ (F)、いずれかのエッジ (B)、または遷移なし (N) などのエッジ遷移の検出も含まれます。トリガー コンパレータは、>、<、≥、≤ などのより複雑な比較を実行できます。
重要！ コンパレータは、Vivado® ロジック アナライザーを通じて実行時に設定されます。
ILA トリガー条件
トリガー条件は、ILA プローブ トリガー コンパレータの結果のそれぞれに対するブール「AND」または「OR」計算の結果です。Vivado® ロジック アナライザを使用して、プローブ トリガー コンパレータを「AND」でプローブするか、「OR」でプローブするかを選択します。「AND」設定では、すべての ILA プローブ比較が満たされたときにトリガー イベントが発生します。「OR」設定では、いずれかの ILA プローブ比較が満たされたときにトリガー イベントが発生します。トリガー条件は、ILA トレース測定に使用されるトリガー イベントです。
アプリケーション
ILA コアは、Vivado® を使用した検証またはデバッグが必要なアプリケーションで使用するように設計されています。次の図は、AXI ネットワーク オン チップ (NoC) を介して AXI ブロック RAM コントローラーから CIPS IP コアが書き込みおよび読み取りを行う様子を示しています。ILA コアは、AXI NoC と AXI ブロック RAM コントローラー間のインターフェイス ネットに接続され、ハードウェア マネージャーで AXI4 トランザクションを監視します。
ライセンスと注文
この Xilinx® LogiCORE™ IP モジュールは、Xilinx エンド ユーザー ライセンスの条件に基づき、Xilinx Vivado® Design Suite とともに追加費用なしで提供されます。
注記： ライセンスが必要かどうかを確認するには、IP カタログのライセンス列を確認してください。「含まれている」は、ライセンスが Vivado® Design Suite に含まれていることを意味し、「購入」は、コアを使用するためにライセンスを購入する必要があることを意味します。その他の Xilinx® LogiCORE™ IP モジュールに関する情報は、Xilinx 知的財産ページで入手できます。その他の Xilinx LogiCORE IP モジュールおよびツールの価格と入手性については、お近くの Xilinx 販売代理店にお問い合わせください。
製品仕様
ポートの説明
次の表は、ILA ポートとパラメータの詳細を示しています。
ILA ポート
| 表1: ILA ポート | ||
| ポート名 | 入出力 | 説明 |
| クリック | I | すべてのトリガーおよびストレージ ロジックをクロックする設計クロック。 |
| 調査[ – 1:0] | I | プローブポート入力。プローブポート番号0から
511. プローブポートの幅（ ) は 1 ～ 1024 の範囲です。 このポートはベクトルとして宣言する必要があります。1ビットポートの場合は、プローブを使用します。 [0:0]。 |
| トリガ出力 | O | trig_out ポートは、トリガー条件または外部 trig_in ポートから生成できます。ロジック アナライザーから実行時制御があり、トリガー条件と trig_in を切り替えて trig_out を駆動します。 |
| トリグイン | I | 組み込みクロストリガーのプロセスベースシステムで使用される入力トリガーポート。別の ILA に接続してカスケードトリガーを作成できます。 |
| スロット_ _ | I | スロットインターフェース。
インターフェースのタイプスロットに基づいて動的に作成される_インターフェース タイプ パラメータ。インターフェース内の個々のポートは、ハードウェア マネージャーで監視できます。 |
| トリガアウト | I | trig_out への確認応答。 |
| トリガーインアック | O | trig_in への謝辞。 |
| リセット | I | ILA入力タイプが「インターフェースモニター」に設定されている場合、このポートはスロットに接続されている設計ロジックに同期する同じリセット信号である必要があります。 _ ILA コアのポート。 |
| S_軸 | 入出力 | オプションのポート。
詳細オプションで「AXI デバッグ ハブへの手動接続用に AXI4 ストリーム インターフェイスを有効にする」が選択されている場合に、AXI デバッグ ハブ コアとの手動接続に使用されます。 |
| M_軸 | 入出力 | オプションのポート。
「詳細オプション」で「AXI デバッグ ハブへの手動接続用に AXI4 ストリーム インターフェイスを有効にする」が選択されている場合に、AXI デバッグ ハブ コアとの手動接続に使用されます。 |
| 表1: ILA ポート （続き） | ||
| ポート名 | 入出力 | 説明 |
| リセット | I | オプションのポート。
「詳細オプション」で「AXI デバッグ ハブへの手動接続用に AXI4 ストリーム インターフェイスを有効にする」が選択されている場合、AXI デバッグ ハブ コアとの手動接続に使用されます。このポートは、AXI デバッグ ハブのリセット ポートと同期する必要があります。 |
| 了解 | I | オプションのポート。
「詳細オプション」で「AXI デバッグ ハブへの手動接続用に AXI4 ストリーム インターフェイスを有効にする」が選択されている場合、AXI デバッグ ハブ コアとの手動接続に使用されます。このポートは、AXI デバッグ ハブのクロック ポートと同期している必要があります。 |
ILAパラメータ
| 表2: ILAパラメータ | |||
| パラメータ | 許容範囲 価値観 | デフォルト値 | 説明 |
| コンポーネント名 | A～Z、0～9、_（アンダースコア）を含む文字列 | 翻訳: | インスタンス化されたコンポーネントの名前。 |
| C_プローブ数 | 1–512 | 1 | ILA プローブ ポートの数。 |
| C_メモリタイプ | 0、1 | 0 | キャプチャされたデータの保存先。0 はブロック RAM に対応し、1 は UltraRAM に対応します。 |
| C_DATA_DEPTH | 1,024、2,048、
4,096、8,192、 16,384、32,768、 65,536、131,072 |
1,024 | プローブストレージバッファの深さ。この数値は、プローブの最大数を表します。amp各プローブ入力に対して実行時に保存できるファイル。 |
| C_プローブ_幅 | 1–1024 | 1 | プローブポートの幅。 どこ0 から 1,023 までの値を持つプローブ ポートです。 |
| C_TRIGOUT_EN | 真偽 | 間違い | トリガ出力機能を有効にします。ポート trig_out と trig_out_ack が使用されます。 |
| C_TRIGIN_EN | 真偽 | 間違い | トリガ入力機能を有効にします。ポート trig_in と trig_in_ack が使用されます。 |
| C_INPUT_PIPE_STAGES | 0–6 | 0 | プローブ ポートに追加のフロップを追加します。1 つのパラメータがすべてのプローブ ポートに適用されます。 |
| すべて_プローブ_同じ_MU | 真偽 | 真実 | これにより、すべてのプローブに同じ比較値単位 (一致単位) が強制されます。 |
| C_プローブ_MU_CNT | 1–16 | 1 | プローブあたりの比較値 (一致) 単位の数。これは、ALL_PROBE_SAME_MU が FALSE の場合にのみ有効です。 |
| C_プローブ_タイプ | データとトリガー、トリガー、データ | データとトリガー | トリガー条件を指定するため、またはデータ保存目的、あるいはその両方のために、選択したプローブを選択します。 |
| C_ADV_TRIGGER | 真偽 | 間違い | アドバンス トリガー オプションを有効にします。これによりトリガー ステート マシンが有効になり、Vivado ロジック アナライザーで独自のトリガー シーケンスを記述できるようになります。 |
| 表2: ILAパラメータ （続き） | |||
| パラメータ | 許容範囲 価値観 | デフォルト値 | 説明 |
| C_NUM_MONITOR_スロット | 1-11 | 1 | インターフェース スロットの数。 |
| 注:
1. 比較値 (一致) ユニットの最大数は 1,024 に制限されています。基本トリガー (C_ADV_TRIGGER = FALSE) の場合、各プローブには 1,024 つの比較値ユニットがあります (以前のバージョンと同様)。ただし、アドバンス トリガー オプション (C_ADV_TRIGGER = TRUE) の場合、個々のプローブは 256 から XNUMX までの比較値ユニットの数を選択できる可能性があります。ただし、すべての比較値ユニットは XNUMX を超えてはなりません。つまり、プローブごとに XNUMX つの比較ユニットが必要な場合は、XNUMX 個のプローブしか使用できません。 |
|||
コアを使ったデザイン
このセクションには、コアを使用した設計を容易にするためのガイドラインと追加情報が含まれています。
クロッキング
clk 入力ポートは、ILA コアがプローブ値を登録するために使用するクロックです。最良の結果を得るには、ILA コアのプローブ ポートに接続されている設計ロジックに同期するクロック信号と同じである必要があります。AXI デバッグ ハブに手動で接続する場合、aclk 信号は AXI デバッグ ハブのクロック入力ポートに同期する必要があります。
リセット
ILA入力タイプをインターフェースモニターに設定する場合、リセットポートは、インターフェースが接続されている設計ロジックに同期するリセット信号と同じである必要があります。
スロット_ _ ILA コアのポート。AXI デバッグ ハブ コアとの手動接続の場合、現在のポートは AXI デバッグ ハブ コアのリセット ポートと同期している必要があります。
設計フローの手順
このセクションでは、コアのカスタマイズと生成、コアの制約、およびこの IP コアに固有のシミュレーション、合成、実装手順について説明します。標準の Vivado® 設計フローと IP インテグレーターの詳細については、次の Vivado Design Suite ユーザー ガイドを参照してください。
- Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計 (UG994)
- Vivado Design Suite ユーザー ガイド: IP を使用した設計 (UG896)
- Vivado Design Suite ユーザー ガイド: はじめに (UG910)
- Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)
コアのカスタマイズと生成
このセクションでは、Xilinx® ツールを使用して Vivado® Design Suite でコアをカスタマイズおよび生成する方法について説明します。Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計 (UG994) で詳細を参照してください。IP インテグレーターは、デザインの検証または生成時に特定の構成値を自動計算する場合があります。値が変更されるかどうかを確認するには、この章のパラメーターの説明を参照してください。 view パラメータ値を変更するには、Tcl コンソールでvalidate_bd_design コマンドを実行します。次の手順に従って、IP コアに関連付けられたさまざまなパラメータの値を指定することにより、デザインで使用する IP をカスタマイズできます。
- IP カタログから IP を選択します。
- 選択した IP をダブルクリックするか、ツールバーから [IP のカスタマイズ] コマンドを選択するか、メニューを右クリックします。
詳細については、『Vivado Design Suite ユーザー ガイド: IP を使用した設計』(UG896) および『Vivado Design Suite ユーザー ガイド: はじめに』(UG910) を参照してください。この章の図は Vivado IDE の図解です。ここに示すレイアウトは、現在のバージョンとは異なる場合があります。
コアにアクセスするには、次の手順を実行します。
- 選択してプロジェクトを開く File 次にプロジェクトを開くか、選択して新しいプロジェクトを作成します。 File 次に、Vivado で新しいプロジェクトを作成します。
- IP カタログを開き、いずれかの分類に移動します。
- ILA をダブルクリックして、コア名 Vivado IDE を起動します。
一般オプションパネル
次の図は、オプションを指定できるネイティブ設定の [一般オプション] タブを示しています。
次の図は、オプションを指定できる AXI 設定の [一般オプション] タブを示しています。
- コンポーネント名: このテキスト フィールドを使用して、ILA コアの一意のモジュール名を指定します。
- ILA 入力タイプ: このオプションは、ILA がデバッグするインターフェイスまたは信号のタイプを指定します。現在、このパラメータの値は、「ネイティブ プローブ」、「インターフェイス モニター」、および「混合」です。
- プローブの数: このテキスト フィールドを使用して、ILA コアのプローブ ポートの数を選択します。Vivado® IDE で使用される有効範囲は 1 ～ 64 です。64 を超えるプローブ ポートが必要な場合は、Tcl コマンド フローを使用して ILA コアを生成する必要があります。
- インターフェイス スロットの数 (インターフェイス モニター タイプと混合タイプでのみ使用可能): このオプションを使用すると、ILA に接続する必要がある AXI インターフェイス スロットの数を選択できます。
- すべてのプローブ ポートに同じ数の比較器を使用: このパネルでは、プローブごとの比較器の数を設定できます。選択すると、すべてのプローブに同じ数の比較器を使用できるようになります。
プローブポートパネル
次の図は、設定を指定できるプローブ ポート タブを示しています。
- プローブ ポート パネル: 各プローブ ポートの幅は、プローブ ポート パネルで設定できます。各プローブ ポート パネルには最大 7 つのポートがあります。
- プローブ幅: 各プローブ ポートの幅を指定できます。有効な範囲は 1 ～ 1024 です。
- コンパレータの数: このオプションは、「すべてのプローブ ポートに同じ数のコンパレータ」オプションが無効になっている場合にのみ有効になります。各プローブのコンパレータを 1 ～ 16 の範囲で設定できます。
- データおよび/またはトリガー: このオプションを使用して、各プローブのプローブ タイプを設定できます。有効なオプションは、DATA_and_TRIGGER、DATA、および TRIGGER です。
- コンパレータ オプション: このオプションを使用して、各プローブの操作または比較のタイプを設定できます。
インターフェースオプション
次の図は、ILA 入力タイプにインターフェイス モニターまたは混合タイプを選択した場合のインターフェイス オプション タブを示しています。
- インターフェース タイプ: ILA コアによって監視されるインターフェースのベンダー、ライブラリ、名前、およびバージョン (VLNV)。
- AXI-MM ID幅:スロット_のAXIインターフェースのID幅を選択します。インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI-MMデータ幅:スロットに対応するパラメータを選択します_スロットの場合のAXIインターフェースのデータ幅を選択します_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI-MMアドレス幅:スロット_のAXIインターフェースのアドレス幅を選択します。インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI-MM/ストリームプロトコルチェッカーを有効にする:スロットのAXI4-MMまたはAXI4-Streamプロトコルチェッカーを有効にします。スロット_インターフェースタイプはAXI-MMまたはAXI4-Streamとして構成され、スロット番号です。
- トランザクション追跡カウンターを有効にする: AXI4-MM トランザクション追跡機能を有効にします。
- 未処理の読み取りトランザクションの数: ID ごとの未処理の読み取りトランザクションの数を指定します。値は、その接続の未処理の読み取りトランザクションの数以上である必要があります。
- 未処理の書き込みトランザクションの数: ID ごとの未処理の書き込みトランザクションの数を指定します。値は、その接続の未処理の書き込みトランザクションの数以上である必要があります。
- APCステータス信号の監視:スロットのAPCステータス信号の監視を有効にするスロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI読み取りアドレスチャネルをデータとして設定:スロットのデータ保存用に読み取りアドレスチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI読み取りアドレスチャネルをトリガーとして設定:スロットのトリガー条件を指定するための読み取りアドレスチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI読み取りデータチャネルをデータとして設定:スロットのデータ保存用に読み取りデータチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI読み取りデータチャネルをトリガーとして設定:スロットのトリガー条件を指定するための読み取りデータチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI書き込みアドレスチャネルをデータとして設定:スロットのデータ保存用に書き込みアドレスチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI書き込みアドレスチャネルをトリガーとして設定:スロットのトリガー条件を指定するための書き込みアドレスチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI書き込みデータチャネルをデータとして設定:スロットのデータ保存用に書き込みデータチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI書き込みデータチャネルをトリガーとして設定:スロットのトリガー条件を指定するための書き込みデータチャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI書き込み応答チャネルをデータとして設定:スロットのデータ保存用に書き込み応答チャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI書き込み応答チャネルをトリガーとして設定:スロットのトリガー条件を指定するための書き込み応答チャネル信号を選択します。スロット_インターフェースタイプはAXI-MMとして設定され、スロット番号です。
- AXI-Stream Tdata幅:スロット_のAXI-StreamインターフェースのTdata幅を選択します。インターフェースタイプはAXI-Streamとして設定され、スロット番号です。
- AXI-Stream TID幅:スロット_のAXI-StreamインターフェースのTID幅を選択します。インターフェースタイプはAXI-Streamとして設定され、スロット番号です。
- AXI-Stream TUSER幅:スロット_のAXI-StreamインターフェースのTUSER幅を選択します。インターフェースタイプはAXI-Streamとして設定され、スロット番号です。
- AXI-Stream TDEST幅:スロット_のAXI-StreamインターフェースのTDEST幅を選択します。インターフェースタイプはAXI-Streamとして設定され、スロット番号です。
- AXIS信号をデータとして設定:スロットのデータ保存用にAXI4-Stream信号を選択
スロット_インターフェースタイプはAXI-Streamとして設定され、スロット番号です。 - AXIS信号をトリガーとして設定:スロットのトリガー条件を指定するためにAXI4-Stream信号を選択します。スロット_インターフェースタイプはAXI-Streamとして設定され、スロット番号です。
- スロットをデータおよび/またはトリガーとして構成: トリガー条件を指定するため、またはデータ保存目的のため、またはスロットの両方のために、AXI以外のスロット信号を選択します。スロット_インターフェースタイプが非AXIとして設定されている場合、スロット番号です。
ストレージオプション
次の図は、使用するストレージ ターゲット タイプとメモリの深さを選択できる [ストレージ オプション] タブを示しています。
- ストレージ ターゲット: このパラメーターは、ドロップダウン メニューからストレージ ターゲットの種類を選択するために使用されます。
- データ深度: このパラメータは、適切なsを選択するために使用されます。ampドロップダウン メニューから深さを選択します。
詳細オプション
次の図は、[詳細オプション] タブを示しています。
- AXI デバッグ ハブへの手動接続用に AXI4 ストリーム インターフェイスを有効にする: このオプションを有効にすると、IP が AXI デバッグ ハブに接続するための AXIS インターフェイスが提供されます。
- トリガー入力インターフェイスを有効にする: オプションのトリガー入力ポートを有効にするには、このオプションをオンにします。
- トリガー出力インターフェイスを有効にする: オプションのトリガー出力ポートを有効にするには、このオプションをオンにします。
- 入力パイプStages: 実装結果を改善するためにプローブに追加するレジスタの数を選択します。このパラメータはすべてのプローブに適用されます。
- 高度なトリガー: チェックすると、ステート マシン ベースのトリガー シーケンスが有効になります。
出力生成
詳細については、『Vivado Design Suite ユーザー ガイド: IP を使用した設計 (UG896)』を参照してください。
コアの制約
必要な制約
ILAコアにはXDCが含まれている file クロック ドメインを横切る同期パスの過剰な制約を防ぐため、適切な偽パス制約が含まれています。また、ILA コアの clk 入力ポートに接続されたクロック信号が設計内で適切に制約されていることも想定されます。
デバイス、パッケージ、スピードグレードの選択
このセクションはこの IP コアには適用されません。
- クロック周波数
このセクションはこの IP コアには適用されません。 - クロック管理
このセクションはこの IP コアには適用されません。 - 時計の配置
このセクションはこの IP コアには適用されません。 - 銀行業務
このセクションはこの IP コアには適用されません。 - トランシーバーの配置
このセクションはこの IP コアには適用されません。 - I/O 規格と配置
このセクションはこの IP コアには適用されません。
シミュレーション
Vivado® シミュレーション コンポーネントに関する包括的な情報、およびサポートされているサードパーティ ツールの使用に関する情報については、『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)』を参照してください。
合成と実装
合成と実装の詳細については、『Vivado Design Suite ユーザー ガイド: IP を使用した設計 (UG896)』を参照してください。
デバッグ
この付録には、Xilinx®サポートで利用できるリソースの詳細が記載されています。 webサイトおよびデバッグ ツールで IP にライセンス キーが必要な場合は、キーを検証する必要があります。Vivado® 設計ツールには、ライセンスされた IP をフローでゲートするためのライセンス チェックポイントがいくつかあります。ライセンス チェックが成功した場合、IP は生成を続行できます。そうでない場合は、エラーが発生して生成が停止します。ライセンス チェックポイントは、次のツールによって適用されます。
- Vivado 合成
- Vivado 実装
- write_bitstream (Tcl コマンド)
重要！ IP ライセンス レベルはチェックポイントでは無視されます。テストでは有効なライセンスが存在するかどうかを確認します。IP ライセンス レベルはチェックされません。
Xilinx.com でヘルプを探す
コアを使用する際の設計およびデバッグプロセスを支援するために、Xilinxサポート web このページには、製品ドキュメント、リリース ノート、回答レコード、既知の問題に関する情報、およびさらなる製品サポートを取得するためのリンクなどの主要なリソースが含まれています。メンバーがザイリンクスのソリューションについて学習、参加、共有、質問できるザイリンクス コミュニティ フォーラムも利用できます。
ドキュメント
この製品ガイドは、コアに関連する主要なドキュメントです。このガイドは、設計プロセスを支援するすべての製品に関連するドキュメントとともに、ザイリンクスのサポート Web サイトから入手できます。 web ページまたは Xilinx® Documentation Navigator を使用します。ダウンロード ページから Xilinx Documentation Navigator をダウンロードしてください。このツールと利用可能な機能の詳細については、インストール後にオンライン ヘルプを開いてください。
アンサーレコード
回答レコードには、よく発生する問題に関する情報、これらの問題の解決方法に関する役立つ情報、およびザイリンクス製品に関する既知の問題が含まれています。回答レコードは毎日作成され、維持されるため、ユーザーは最も正確な情報にアクセスできます。このコアの回答レコードは、メインのザイリンクス サポートの [サポートの検索] ボックスを使用して見つけることができます。 web ページ。検索結果を最大化するには、次のようなキーワードを使用します。
- 製品名
- ツールメッセージ
- 発生した問題の概要
結果が返された後、フィルター検索を使用して結果をさらに絞り込むことができます。
テクニカルサポート
Xilinx は、製品マニュアルに記載されているとおりに使用する場合、この LogiCORE™ IP 製品について Xilinx コミュニティ フォーラムでテクニカル サポートを提供します。次のいずれかを行った場合、Xilinx はタイミング、機能、またはサポートを保証できません。
- ドキュメントに定義されていないデバイスにソリューションを実装します。
- 製品ドキュメントで許可されている範囲を超えてソリューションをカスタマイズします。
- 「変更しないでください」というラベルが付いているデザインのセクションを変更します。
質問するには、Xilinx コミュニティ フォーラムにアクセスしてください。
追加リソースと法的通知
ザイリンクス リソース
回答、ドキュメント、ダウンロード、フォーラムなどのサポート リソースについては、Xilinx サポートを参照してください。
ドキュメントナビゲーターとデザインハブ
Xilinx® Documentation Navigator (DocNav) を使用すると、Xilinx のドキュメント、ビデオ、サポート リソースにアクセスでき、フィルター処理や検索を行って情報を見つけることができます。DocNav を開くには、次の手順を実行します。
- • Vivado® IDE から、[ヘルプ] → [ドキュメントとチュートリアル] を選択します。
• Windows では、[スタート] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] を選択します。
• Linux コマンド プロンプトで、docnav と入力します。
Xilinx デザイン ハブには、設計タスクやその他のトピック別にまとめられたドキュメントへのリンクが用意されており、主要な概念を学習したり、よくある質問に回答したりするために使用できます。デザイン ハブにアクセスするには、次の手順に従います。
- DocNavでデザインハブをクリックします View タブ。
- ザイリンクスについて webサイトについては、デザイン ハブ ページをご覧ください。
注記： DocNavの詳細については、XilinxのDocumentation Navigatorページを参照してください。 webサイト。
参考文献
以下のドキュメントには、このガイドに役立つ補足資料が記載されています。
- Vivado Design Suite ユーザー ガイド: プログラミングとデバッグ (UG908)
- Vivado Design Suite ユーザー ガイド: IP を使用した設計 (UG896)
- Vivado Design Suite ユーザー ガイド: IP インテグレーターを使用した IP サブシステムの設計 (UG994)
- Vivado Design Suite ユーザー ガイド: はじめに (UG910)
- Vivado Design Suite ユーザー ガイド: ロジック シミュレーション (UG900)
- Vivado Design Suite ユーザー ガイド: 実装 (UG904)
- ISE から Vivado Design Suite への移行ガイド (UG911)
- AXI プロトコル チェッカー LogiCORE IP 製品ガイド (PG101)
- AXI4-Stream プロトコル チェッカー LogiCORE IP 製品ガイド (PG145)
改訂履歴
次の表は、このドキュメントの改訂履歴を示しています。
| セクション | 改訂の概要 |
| 11 / 23 / 2020バージョン1.1 | |
| 初回リリース。 | 該当なし |
必ずお読みください: 重要な法的通知
本契約に基づいてお客様に開示される情報 (以下「資料」) は、ザイリンクス製品の選択および使用のみを目的として提供されます。適用法で許可される最大限の範囲で、(1) 資料は「現状のまま」かつすべての欠陥をともなう状態で提供されます。ザイリンクスは、明示的、黙示的、または法定を問わず、商品性、非侵害、または特定目的への適合性に対する保証を含むがこれに限定されない、すべての保証および条件を放棄します。 (2) ザイリンクスは、本マテリアル(お客様による本マテリアルの使用を含む)に関連、起因、または関連するあらゆる種類または性質の損失または損害(データ、利益、営業権の喪失、または第三者が起こした訴訟の結果として被ったあらゆる種類の損失または損害を含む)に対して、たとえそのような損害または損失が合理的に予見可能であった場合、またはザイリンクスがその可能性について通知されていた場合でも、一切の直接的、間接的、特別、付随的または結果的な損失または損害(第三者による訴訟の結果として被ったあらゆる種類の損失または損害を含む)を含め、契約上または不法行為(過失を含む)上、または他のいかなる責任理論に基づくかを問わず、一切の責任を負いません。
ザイリンクスは、資料に含まれる誤りを訂正したり、資料や製品仕様の更新について通知したりする義務を負いません。事前の書面による同意なしに、資料を複製、変更、配布、公開することはできません。一部の製品にはザイリンクスの限定保証の条件が適用されます。ザイリンクスの販売条件を参照してください。 viewed で https://www.xilinx.com/legal.htm#tosIPコアは、ザイリンクスがお客様に発行したライセンスに含まれる保証およびサポート条件の対象となる場合があります。ザイリンクス製品は、フェイルセーフとして、またはフェイルセーフ性能を必要とするアプリケーションで使用するために設計または意図されていません。お客様は、そのような重要なアプリケーションでのザイリンクス製品の使用に関するリスクと責任を単独で負います。ザイリンクスの販売条件を参照してください。 viewed で https://www.xilinx.com/legal.htm#tos.
この文書には暫定的な情報が含まれており、予告なく変更されることがあります。ここで提供される情報は、まだ販売されていない製品および/またはサービスに関するものであり、情報提供のみを目的としており、ここで言及されている製品および/またはサービスの販売の申し出または商品化の試みとして意図または解釈されるものではありません。
自動車アプリケーションに関する免責事項
自動車用製品（部品番号で「XA」と識別される）は、ISO 26262自動車安全規格（「安全設計」）に準拠した安全コンセプトまたは冗長機能がない限り、エアバッグ展開での使用または車両の制御に影響を与えるアプリケーション（「安全アプリケーション」）での使用は保証されません。お客様は、製品を組み込んだシステムを使用または配布する前に、安全目的でそのようなシステムを徹底的にテストする必要があります。安全設計のない安全アプリケーションでの製品の使用は、製品責任の制限を規定する適用法および規制にのみ従い、完全にお客様の責任となります。
Copyright 2020 Xilinx, Inc. Xilinx、Xilinx ロゴ、Alveo、Artix、Kintex、Spartan、Versal、Virtex、Vivado、Zynq、およびここに記載されているその他の指定ブランドは、米国およびその他の国における Xilinx の商標です。その他の商標はすべて、それぞれの所有者に帰属します。PG357 (v1.1) 23 年 2020 月 4 日、AXI1.1-Stream インターフェイス付き ILA vXNUMX
PDFをダウンロード： ザイリンクス AXI4-Stream 統合ロジック アナライザー ガイド
